Устройства для программного управления, например блоки управления: ...увеличение операционной скорости, например с помощью нескольких устройств микроуправления, работающих параллельно – G06F 9/28

Изобретение относится к способу обнаружения и устранения повисших блокировок с использованием блокировочных файлов. Технический результат заключается в повышении надежности обнаружения и устранения повисших блокировок. Ассоциируют разделяемый ресурс с блокировочным файлом. Вызывают системный вызов атомарного эксклюзивного создания и открытия временного файла с уникальным именем и в той же файловой системе. Помещают во временный файл информацию о текущем процессе, который пытается обратиться к разделяемому ресурсу. Осуществляют системный вызов создания жесткой ссылки с именем блокировочного файла на временный файл. Если системный вызов создания жесткой ссылки выполнен успешно, то удаляют жесткую ссылку на временный файл и обеспечивают выполнение текущим процессом операций с разделяемым ресурсом. Если текущий процесс в системе не существует, то выполняют устранение повисшей блокировки, осуществляя следующие действия: удаляют из существующего блокировочного файла предыдущие данные несуществующего процесса; заносят в существующий блокировочный файл данные текущего процесса. Снимают файловую блокировку записи с существующего блокировочного файла. Обеспечивают выполнение текущим процессом операций с разделяемым ресурсом. Удаляют существующий блокировочный файл.

Изобретение относится к автоматике и вычислительной технике и может найти применение при построении распределенных систем программного управления технологическими процессами, роботами и робототехническими комплексами, а также подсистем логического управления многоуровневых иерархических АСУ и мультипроцессорных систем широкого класса. Техническим результатом является расширение области применения микроконтроллерной сети за счет уменьшения сложности межмодульного интерфейса. Устройство содержит M*N однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, при этом каждый модуль микроконтроллерной сети включает блок памяти программ, регистр адреса, регистр команд, мультиплексор логических условий, коммутатор адреса, блок синхронизации, элементы ИЛИ, регистр вектора соответствия, буферный регистр, дешифраторы номера вершины синхронизации, блок элементов ИЛИ, одновибраторы, элемент задержки, группу блоков модулей управления синхронизацией, мультиплексор каналов синхронизации, регистр конфигурации, мультиплексоры, дешифратор каналов синхронизации, генератор сигналов управления синхронизацией, две группы элементов И. 2 н. и 2 з.п. ф-лы, 8 ил.

Изобретение относится к области вычислительной техники, в частности к системам прерывания ЭВМ. Технический результат изобретения заключается в уменьшении времени переключения программ и уменьшении длины прерывающих программ. Технический результат достигается за счет запоминания содержимого каждого регистра в отдельном стековом запоминающем устройстве (ЗУ). Адресные входы всех ЗУ соединены с выходами общего указателя стека. При запоминании содержимое всех регистров передается в вершины стека всех ЗУ, при восстановлении содержимое вершин стека всех ЗУ передается в соответствующие регистры. 3 ил.

Изобретение относится к автоматике и вычислительной технике и может найти применение при построении распределенных систем программного управления технологическими процессами, роботами и робототехническими комплексами, а также подсистем логического управления многоуровневых иерархических АСУ и мультипроцессорных систем широкого класса. Технической задачей изобретения является расширение области применения микроконтроллерной сети за счет обеспечения возможности простого наращивания числа ее модулей. Благодаря регулярности межмодульных связей, добавление нового столбца или строки модулей не требует введения новых физических связей. Возможность такого наращивания позволяет сети быстро адаптироваться к реализации более сложных алгоритмов управления. В микроконтроллерную сеть, содержащую M*N однотипных модулей, объединенных в матричную структуру, где N - число модулей в строке матричной структуры сети, М - число строк, при этом каждый модуль включает блок памяти программ, регистр адреса, регистр команд, мультиплексор логических условий, коммутатор адреса, блок синхронизации, с первого по третий элементы ИЛИ, регистр вектора соответствия, буферный регистр, первый и второй дешифраторы номера вершины синхронизации, блок элементов ИЛИ, первый и второй одновибраторы, элемент задержки, введена группа блоков управления синхронизацией, а каждый блок управления синхронизацией включает в себя триггер наличия соседа слева, триггер наличия соседа снизу, группу элементов НЕ, группу элементов И, с первого по пятый элементы ИЛИ, первый и второй элементы И, коммутатор, триггер и триггер разрешения запуска. 1 з.п. ф-лы, 8 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения высокопроизводительных систем, систем управления, АСУТП и других систем, удовлетворяющих высоким требованиям к безотказной работе. Техническим результатом является расширение области применения за счет снижения перенастраиваемых ячеек и соответственно времени, требуемого на полную перенастройку системы при рациональном расположении резервных процессорных элементов. Устройство содержит селектор максимальной континуальной величины, селектор минимальной континуальной величины, блок определения изолированного узла, резисторы, элементы коммутации, блоки управления элементом коммутации. 7 з.п. ф-лы, 19 ил. 1 табл.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении управляющих и вычислительных систем высокой производительности, АСУТП, а также других систем, к которым предъявляются жесткие требования по надежности. Техническим результатом является расширение области применения за счет введения технических средств, позволяющих рационально расположить резервные процессорные элементы и соответственно уменьшить число перенастраиваемых процессорных элементов и время реконфигурации. Для этого в ячейку однородной отказоустойчивой среды процессорных элементов дополнительно введены первый и второй блоки адресной селекции минимальной континуальной величины, блок разрешения приема программопереноса, первый и второй блоки демультиплексора, блок определения фатального отказа, блок формирования опорных напряжений, первый, второй, третий и четвертый блоки ранговой селекции, блок выделения сигналов живучести, блок определения минимальной континуальной величины и блок формирования сигналов живучести. 18 ил., 1 табл.