синхронная триггерная ячейка

Формула изобретения

Синхронная триггерная ячейка, содержащая основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока и резисторы, отличающаяся тем, что в ячейку введены первая и вторая пары управляющих транзисторов, эмиттеры транзисторов основного и дополнительного триггеров объединены и подключены к положительной клемме источника тока, одни выводы первого и второго резисторов подключены к положительной клемме источника питающего напряжения, другой вывод каждого из которых объединен с коллекторами одноименных управляющих транзисторов пар и является соответственно прямым и инверсным синхровыходами ячейки, базы первого и второго управляющих транзисторов каждой пары объединены и являются соответственно прямым и инверсным синхровходами ячейки, в каждом из триггеров коллекторы первого и второго транзисторов соединены с базой третьего транзистора и через соответствующий резистор - с эмиттером первого управляющего транзистора соответствующей пары управляющих транзисторов, коллекторы третьего и четвертого транзисторов соединены с базой второго транзистора и через соответствующий резистор - с эмиттером второго управляющего транзистора соответствующей пары управляющих транзисторов, базы первого и четвертого транзисторов основного триггера являются соответственно прямым и инверсным информационными входами ячейки, объединенные коллекторы третьего и четвертого транзисторов основного триггера соединены с базой первого транзистора дополнительного триггера, база четвертого транзистора дополнительного триггера соединена с базой третьего транзистора основного триггера, объединенные коллекторы первого и второго транзисторов дополнительного триггера являются прямым, а объединенные коллекторы его третьего и четвертого транзисторов являются соответственно инверсным выходами ячейки.

Описание изобретения к патенту

Предложение относится к цифровой микроэлектронике, в частности к устройствам импульсной техники на биполярных транзисторах, и может быть использовано в цифровых микросхемах, построенных на элементах эмиттерно-связанной логики (ЭСЛ).

Известны синхронные триггерные ячейки, целью которых является уменьшение вероятности появления ошибочных состояний, передаваемых от одной пары транзисторов с перекрестными связями на другую пару транзисторов. Эти пары приводятся в действие поочередно переключаемым источником тока. Они соединены в кольцевую структуру транзисторами передачи данных, которые управляются теми же выходными сигналами источника тока. (EP, заявка 0153788, А1, кл. H 03 K 23/52, 1986).

При соединении указанной схемы в каскады выходные логические уровни каждой предыдущей ячейки и входные уровни синхросигналов последующей ячейки не согласованы между собой, что затрудняет их соединение в каскады, например, при работе в счетном режиме.

Для согласования уровней используют дополнительные элементы, такие как эмиттерные повторители или переключатели токов. Такие элементы требуют дополнительных источников тока и подачи дополнительной электрической мощности.

Наиболее близкой по технической сущности к заявленной является синхронная триггерная ячейка, содержащая основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока, резисторы (JP, заявка 60-38055, А, кл. H 03 K 23/50, 1985).

Известная схема сложна конструктивно, при необходимости построения каскада схем для согласования входных и выходных уровней ей требуется дополнительный переключатель тока с дополнительным источником тока.

Техническим результатом предложения является обеспечение согласования входных уровней синхросигналов и выходных логических уровней синхронной триггерной ячейки, что необходимо при построении каскадов из подобных схем, при этом сокращается число источников тока и потребление мощности.

Предложенная синхронная триггерная ячейка содержит по сравнению с прототипом меньшее число элементов, что в целом повышает надежность работы.

Технический результат достигается тем, что в синхронную триггерную ячейку, содержащую основной и дополнительный триггеры, каждый из которых содержит транзисторы и резисторы, источник тока и резисторы, введены первая и вторая пары управляющих транзисторов, эмиттеры транзисторов основного и дополнительного триггеров объединены и подключены к положительной клемме источника тока, одни выводы первого и второго резисторов подключены к положительной клемме источника питающего напряжения, другой вывод каждого из которых объединен с коллекторами одноименных управляющих транзисторов пар и являются соответственно прямым и инверсным синхровыходами ячейки, базы первого и второго управляющих транзисторов каждой пары объединены и являются соответственно прямым и инверсным синхровходами ячейки, в каждом из триггеров коллекторы первого и второго транзисторов соединены с базой третьего транзистора и через соответствующий резистор соединены с эмиттером первого управляющего транзистора соответствующей пары управляющих транзисторов, коллекторы третьего и четвертого транзисторов соединены с базой второго транзистора и через соответствующий резистор соединены с эмиттером второго управляющего транзистора соответствующей пары управляющих транзисторов, базы первого и четвертого транзисторов основного триггера являются соответственно прямым и инверсным информационными входами ячейки, объединенные коллекторы третьего и четвертого транзисторов основного триггера соединены с базой первого транзистора дополнительного триггера, база четвертого транзистора дополнительного триггера соединена с базой третьего транзистора основного триггера, объединенные коллекторы первого и второго транзисторов дополнительного триггера являются прямым, а объединенные коллекторы третьего и четвертого транзисторов дополнительного триггера являются соответственно инверсным выходами ячейки.

На фиг. 1 показана принципиальная схема предложенной синхронной триггерной ячейки, на фиг. 2 приведен вариант использования указанной ячейки в составе делителя частоты.

Предложенная синхронная триггерная ячейка содержит основной триггер, состоящий из четырех транзисторов T₅-T₈ и резисторов R₃ и R₄ и дополнительного триггера, состоящего из транзисторов T₉ - T₁₂ и резисторов R₅ и R₆.

Определения "основной и дополнительный триггеры" являются в принципе условными и указывают лишь на то, чот основной триггер является ведущим, на него подают информационные сигналы, а дополнительный - ведомым, он запускается основным триггером. Однако термины "основной и дополнительный триггеры" являются общепринятыми в данной области техники, поэтому для простоты описания работы оставлена общепринятая терминология.

Ячейка, кроме того, содержит две пары управляющих транзисторов T₁ и T₂; T₃ и T₄, первый R₁ и второй R₂ резисторы и источник тока 9, отрицательная клемма источника питающего напряжения обозначена - E_n, его положительная клемма +E_n, прямой 1 и инверсный 2 синхровходы ячейки, прямой 3 и инверсный 4 информационные входы ячейки, прямой 5 и инверсный 6 информационные выходы ячейки, прямой 7 и инверсный 8 синхровыходы ячейки, положительная клемма источника 9 тока обозначена на чертеже символом "+".

Для простоты описания триггеров триггерной ячейки T₅, T₆, T₇ и T₈ транзисторам основного триггера присвоены наименования соответственно первого, второго, третьего и четвертого транзисторов. T₉, T₁₀, T₁₁ и T₁₂ транзисторам дополнительного триггера присвоены наименования первого, второго, третьего и четвертого транзисторов дополнительного триггера. Управляющие транзисторы T₁ и T₃ первой и второй пар управляющих транзисторов имеют наименования "первые управляющие транзисторы соответственно первой и второй пар", T₂ и T₄ - "вторые управляющие транзисторы соответственно первой и второй пар управляющих транзисторов". Во втором варианте выполнения (фиг. 2) для случая использования схемы как делителя частоты вход 3 ячейки объединен с выходом 6, база транзистора T₁₀ дополнительного триггера соединена с базой транзистора T₈ основного триггера и объединена с выходом 5.

Устройство работает следующим образом (фиг. 1).

При подаче прямого синхросигнала на вход 1 синхронной триггерной ячейки (база управляющих транзисторов T₁ и T₂ первой пары) и инверсного синхросигнала на вход 2 (базы управляющих транзисторов T₃ и T₄ второй пары) формируется разное напряжение смещения на основном (T₅ - T₈) и дополнительном (T₉ - T₁₂) триггерах.

При этом на информационные входы ячейки 3 и 4 поступают информационные сигналы для последующего преобразования их схемой. Указанные сигналы передаются от основного триггера через дополнительный на выходы ячейки путем формирования напряжения смещения на эмиттерах управляющих транзисторов пар T₁, T₂ и T₃, T₄, связанных соответственно транзистор T₁ через резистор R₃, транзистор T₂ через резистор R₄, транзистор T₃ через резистор R₅, транзистор T₄ через резистор R₆ с объединенными коллекторами соответствующих транзисторов основного и дополнительного триггеров. Напряжение смещения на эмиттерах T₁-T₄ формируют путем подачи как указано выше прямого и инверсного синхросигнала на вход 1 и вход 2 ячейки соответственно, при этом коллекторы управляющих транзисторов T₁ и T₃ подключены к положительной клемме источника тока +E_n через резистор R₁, а коллекторы управляющих транзисторов T₂ и T₄ - через резистор R₂.

На каждом такте работы переключение основного триггера (T₅-T₈) инициирует переключение дополнительного триггера (T₉- T₁₂), при этом, поскольку выходные информационные сигналы, снимаемые с коллекторов транзисторов T₁₀ и T₁₂ дополнительного триггера, управляются эмиттером управляющего транзистора T₃ через резистор R₅ или по цепи, управляемой эмиттером управляющего транзистора T₄ через резистор R₆, то выходные информационные сигналы по выходу 5 и по выходу 6 соответственно будут согласованы по уровням с информационными входными сигналами. Следует отметить, что уровни синхросигналов и инфомационных сигналов (как прямые, так и инверсные) смещены относительно друг друга на величину напряжения эмиттер-база управляющих транзисторов.

При использовании предложенной ячейки в качестве делителя частоты (фиг. 2) база транзистора T₅ основного триггера соединена с выходом ячейки, база транзистора T₈ соединена с выходом 5 ячейки и схема начинает работать как счетная с согласованными выходами, при этом подключая аналогичные ячейки в цепь по синхровыходам с синхровходами последующей ячейки, а по информационным выходам с ее информационными входами можно формировать цепи делителя частоты с заданной мощностью потребления.