устройство для вычитания
| Классы МПК: | G06F7/505 в параллельном режиме по битам, те с отдельной схемой передачи данных для каждого машинного числа |
| Автор(ы): | Соловьев Борис Иванович (RU) |
| Патентообладатель(и): | Открытое акционерное общество "Научно-производственное предприятие "Салют" (RU) |
| Приоритеты: |
подача заявки:
2011-02-02 публикация патента:
10.10.2012 |
Изобретение относится к области вычислительной техники и предназначено для применения в специализированных вычислителях, а также в системах управления и контроля для вычитания чисел в дополнительном коде. Техническим результатом является упрощение устройства, повышение его быстродействия и надежности. Устройство содержит n логических элементов НЕ, (n+1) сумматоров, n входов разрядов уменьшаемого числа, n входов разрядов вычитаемого числа, шину логической «1», (n+1) выходов. 1 ил., 1 табл. 
Формула изобретения
Устройство для вычитания, отличающееся тем, что содержит n логических элементов НЕ, (n+1) сумматоров, n входов разрядов уменьшаемого числа, n входов разрядов вычитаемого числа, шину логической «1», (n+1) выходов, где n-е входы являются входами знакового разряда уменьшаемого и вычитаемого чисел, а (n+1)-й выход является выходом знакового разряда, при этом вход (1,
, n-1)-го разряда уменьшаемого числа соединен с первым входом соответствующего (1, , n-1)-го сумматора, вход n-го разряда уменьшаемого числа соединен с первым входом n-го и (n+1)-го сумматора, вход (1, , n)-го разряда вычитаемого числа соединен с входом соответствующего (1 n)-го логического элемента НЕ, выход (1, , n-1)-го логического элемента НЕ соединен со вторым входом соответствующего (1, , n-1)-го сумматора, выход n-го логического элемента НЕ соединен со вторым входом n-го и (n+1)-го сумматора, шина логической «1» соединена с входом переноса первого сумматора, выход переноса (1, , n)-го сумматора соединен с входом переноса последующего (2, , n+1)-го сумматора.
Описание изобретения к патенту
Изобретение относится к области вычислительной техники и предназначено для применения в специализированных вычислителях, а также в системах управления и контроля.
Известно устройство для вычитания (а.с. СССР № 1183183), содержащее генератор импульсов, первый, второй, третий и четвертый элементы И, первый, второй и третий счетчики, схему сравнения, триггер, полусумматор, элемент ИЛИ.
Известно также устройство для определения разности двух чисел (а.с. СССР № 1109741), содержащее генератор импульсов, первый, второй, третий, четвертый, пятый и шестой триггеры, первый и второй счетчики, первый, второй, третий, четвертый, пятый и шестой элементы И, первый, второй, третий, четвертый и пятый элементы ИЛИ.
Недостатком данных устройств является наличие большого количества элементов и связей между ними, что ведет к усложнению устройства, снижению его быстродействия и надежности.
Задачей, на решение которой направлено изобретение, является создание устройства для вычитания чисел, выраженных в дополнительном коде, обеспечивающего повышение быстродействия и надежности.
Техническим результатом при реализации изобретения является повышение быстродействия и надежности.
Для достижения указанных технических результатов устройство для вычитания содержит n логических элементов НЕ, (n+1) сумматоров, n входов разрядов уменьшаемого числа, n входов разрядов вычитаемого числа, шину логической «1», (n+1) выходов, где n-ые входы является входами знакового разряда уменьшаемого и вычитаемого чисел, (n+1)-й выход является выходом знакового разряда. Вход (1, , n-1)-го разряда уменьшаемого числа соединен с первым входом соответствующего (1,
, n-1)-го сумматора, вход n-го разряда уменьшаемого числа соединен с первым входом n-го и (n+1)-го сумматора, вход (1,
, n)-го разряда вычитаемого числа соединен с входом соответствующего (1,
, n)-го логического элемента НЕ. Выход (1,
, n-1)-го логического элемента НЕ соединен со вторым входом соответствующего (1,
, n-1)-го сумматора, выход n-го логического элемента НЕ соединен со вторым входом n-го и (n+1)-го сумматора, шина логической «1» соединена с входом переноса первого сумматора, выход переноса (1,
, n)-го сумматора соединен с входом переноса последующего (2,
, n+1)-го сумматора.
Отличительными признаками предлагаемого устройства для вычитания являются наличие n логических элементов НЕ, (n+1) сумматоров, n входов разрядов уменьшаемого числа, n входов разрядов вычитаемого числа, шину логической «1», (n+1) выходов, при этом n-ые входы являются входами знакового разряда уменьшаемого и вычитаемого чисел, (n+1)-й выход является выходом знакового разряда. Вход (1, , n-1)-го разряда уменьшаемого числа соединен с первым входом соответствующего (1,
, n-1)-го сумматора, вход n-го разряда уменьшаемого числа соединен с первым входом n-го и (n+1)-го сумматора. Вход (1,
, n)-го разряда вычитаемого числа соединен с входом соответствующего (1,
, n)-го логического элемента НЕ. Выход (1,
, n-1)-го логического элемента НЕ соединен со вторым входом соответствующего (1,
, n-1)-го сумматора, выход n-го логического элемента НЕ соединен со вторым входом n-го и (n+1)-го сумматора. Шина логической «1» соединена с входом переноса первого сумматора, выход переноса (1,
, n)-го сумматора соединен с входом переноса последующего (2,
, n+1)-го сумматора.
Так как вычисление производится за один такт, длительность которого определяется разрядностью операндов, то применение предложенного устройства значительно повышает его быстродействие. При этом сокращается количество и наименование входящих в него элементов и связей между ними, что также позволяет повысить его быстродействие, надежность и значительно упрощает устройство.
На фиг.1 приведена схема электрическая принципиальная устройства для вычитания.
Устройство для вычитания содержит n логических элементов НЕ 1, (n+1) сумматоров 2, n входов 3 разрядов уменьшаемого числа, n входов 4 разрядов вычитаемого числа, шину логической «1» 5, (n+1) выходов 6.
Входы 3n и 4 n являются входами знаковых разрядов уменьшаемого X и вычитаемого Y чисел. Вход 31, , 3n-1 разряда уменьшаемого числа X соединен с первым входом соответствующего сумматора 21,
, 2n-1, вход 3n знакового разряда уменьшаемого числа X соединен с первыми входами сумматоров 2 n и 2n+1. Вход 41,
, 4n разряда вычитаемого числа Y соединен с входом соответствующего логического элемента НЕ 11 ,
, 1n. Выход логического элемента НЕ 11 ,
, 1n-1 соединен со вторым входом соответствующего сумматора 21,
, 2n-1, выход логического элемента НЕ 1 n соединен со вторым входом сумматоров 1n,
, 2n+1. Шина логической «1» 5 соединена с входом переноса сумматора 21 младшего разряда, выход переноса сумматора 21,
, 2n соединен с входом переноса последующего сумматора 22,
, 2n+1. На выходах 61,
, 6n+1 сумматоров 21,
, 2n+1 представлено (n+1)-разрядное число S, полученное в результате вычитания. Выход 6n+1 является знаковым разрядом числа S. Для устранения переполнения предусмотрено увеличение числа S на один разряд по сравнению с числами X и Y, которое осуществляется за счет соединения входа 3n знакового разряда с первыми входами сумматоров 2n и 2n+1 и соединения выхода логического элемента НЕ 1n со вторыми входами сумматоров 2n и 2 n+1.
Рассмотрим работу устройства на примере (-7)-(-2)=(-5).
На входы 31, , 34 устройства поступает выраженное в дополнительном коде уменьшаемое число (-7) (Х=1.001). На входы 41 ,
, 44 устройства поступает выраженное в дополнительном коде вычитаемое число (-2) (Y=1.110). Шина логической «1» 5 соединена с входом переноса сумматора 21 младшего разряда.
Состояние входов и выходов устройства для вычитания и входов и выходов входящих в него элементов приведено в таблице 1.
| Таблица 1 | |||||
| Порядковый номер сумматора 2 | 5 | 4 | 3 | 2 | 1 |
| Входы 34 | - | 1 | 0 | 0 | 1 |
| Входы 44 | - | 1 | 1 | 1 | 0 |
| Первый вход сумматора 25 | 1 | 1 | 0 | 0 | 1 |
| Второй вход сумматора 25 | 0 | 0 | 0 | 0 | 1 |
| Вход переноса сумматора 25 | 0 | 0 | 0 | 1 | 1 |
| Выход сумматора 25 | 1 | 1 | 0 | 1 | 1 |
В результате на выходах сумматоров 25, , 25 будет представлено выраженное в дополнительном коде число (-5) (S=1.1011), число разрядов которого увеличено на единицу по сравнению с числами Х и Y.
Таким образом, устройство для вычитания обеспечивает выполнение операции вычитания для чисел, выраженных в дополнительном коде. При этом сокращается количество, наименование входящих в него элементов и связей между ними, что позволяет повысить его быстродействие, надежность и значительно упрощает устройство.
Класс G06F7/505 в параллельном режиме по битам, те с отдельной схемой передачи данных для каждого машинного числа
ru)min без сквозного переноса f1(±
t
5
f(&)-и пять условных логических функций f(&)-и, реализованный с применением процедуры одновременного преобразования аргументов слагаемых посредством арифметических аксиом троичной системы счисления fru(+1,0,-1) и функциональные структуры для его реализации (вариант русской логики) - патент 2523876
h1]f(2n) и [1,2sj
-)d/dn аргументов в объединенной их структуре (вариант русской логики) - патент 2480817