Цифровые запоминающие устройства, отличающиеся применением различных электрических или магнитных элементов памяти, элементы памяти для них: ...транзисторов – G11C 11/40
Патенты в данной категории
| ЯЧЕЙКА ПАМЯТИ СТАТИЧЕСКОГО ОПЕРАТИВНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА
Изобретение относится к вычислительной технике. Технический результат заключается в повышении надежности, отказоустойчивости и сбоеустойчивости оперативного запоминающего устройства (ОЗУ). Ячейка памяти статического ОЗУ содержит три последовательно соединенных КМОП инвертора, включенных между шиной питания и шиной земли; первый проходной ключ, состоящий из двух последовательно соединенных адресных транзисторов, затворы которых соединены с адресной шиной записи и адресной шиной выбора столбца; второй проходной ключ в виде адресного транзистора, затвор которого соединен с адресной шиной считывания; схему подтверждения записанных данных, состоящую из двух параллельно соединенных комплементарных проходных ключей, один из которых соединен с прямым и инверсным входами адресной шины записи, а другой - с прямым и инверсным входами адресной шины выбора столбца; причем вход первого КМОП инвертора соединен через первый проходной ключ с первой разрядной шиной, выход первого КМОП инвертора соединен с входом второго КМОП инвертора; выход второго КМОП инвертора соединен с входом третьего инвертора и через схему подтверждения записанных данных с входом первого КМОП инвертора; выход третьего КМОП инвертора соединен через второй проходной ключ со второй разрядной шиной. 1 з.п. ф-лы, 1 ил. |
2507611 патент выдан: опубликован: 20.02.2014 |
|
| ЯЧЕЙКА ПАМЯТИ ДЛЯ БЫСТРОДЕЙСТВУЮЩЕГО ЭСППЗУ И СПОСОБ ЕЕ ПРОГРАММИРОВАНИЯ
Изобретение относится к вычислительной технике. Технический результат заключается в повышении быстродействия, надежности и интеграции энергонезависимых электрически программируемых постоянных запоминающих устройств (ЭСППЗУ). Ячейка памяти, содержащая n(р)-МОП-транзистор, конденсатор, адресную разрядную шину, дополнительно содержит первый и второй диоды и числовую шину, при этом катод (анод) первого диода соединен с числовой шиной истоком n(р)-МОП-транзистора, его анод соединен с анодом второго диода, с подзатворной областью n(р)-МОП-транзистора и первым выводом конденсатора, второй вывод которого подсоединен к затвору n(р)-МОП-транзистора и к адресной шине, а катод второго диода соединен с областью стока n(р)-МОП-транзистора и разрядной шиной. 2 н. и 2 з.п. ф-лы, 5 ил. |
2481653 патент выдан: опубликован: 10.05.2013 |
|
| СТАТИЧЕСКАЯ ЗАПОМИНАЮЩАЯ ЯЧЕЙКА С ДВУМЯ АДРЕСНЫМИ ВХОДАМИ
Изобретение относится к вычислительной технике. Технический результат заключается в повышении помехоустойчивости. Статическая запоминающая ячейка с двумя адресными входами на МОП-транзисторах состоит из триггера, двух ключей выборки и логического элемента «И», управляющего ключами, причем триггер состоит из первого и второго МОП-транзисторов с n-каналом и третьего и четвертого МОП-транзисторов с р-каналом, при этом содержит дополнительную общую шину триггеров, к которой подключены истоки первого и второго МОП-транзисторов, причем потенциал общей шины триггеров выше, чем потенциал общей шины ячейки. 3 ил. |
2470390 патент выдан: опубликован: 20.12.2012 |
|
| ЯЧЕЙКА ПАМЯТИ ДЛЯ БЫСТРОДЕЙСТВУЮЩЕГО ЭСППЗУ С УПРАВЛЯЕМЫМ ПОТЕНЦИАЛОМ ПОДЗАТВОРНОЙ ОБЛАСТИ
Изобретение относится к вычислительной технике. Технический результат заключается в повышении надежности работы ячейки памяти. Ячейка памяти для быстродействующего ЭСППЗУ с управляемым потенциалом подзатворной области, электрическая схема ячейки памяти содержит n(р)-МОП-транзистор, первый и второй диоды, конденсатор, числовую, адресную и разрядную шины, при этом катод (анод) первого диода соединен с числовой шиной и истоком n(р)-МОП-транзистора, его анод соединен с анодом второго диода, с подзатворной областью n(р)-МОП-транзистора и первым выводом конденсатора, второй вывод которого подсоединен к затвору n(р)-МОП-транзистора и к адресной шине, а катод второго диода соединен с областью стока n(р)-МОП-транзистора и разрядной шиной, причем электрическая схема ячейки памяти дополнительно содержит р(n) полевой - транзистор, общую и управляющую шины, при этом его исток подключен к подзатворной области МОП-транзистора, затвор - к управляющей шине, а сток - к общей шине. 1 з.п. ф-лы, 6 ил. |
2465659 патент выдан: опубликован: 27.10.2012 |
|
| ПОЛУПРОВОДНИКОВОЕ УСТРОЙСТВО И ДИСПЛЕЙНОЕ УСТРОЙСТВО
Изобретение относится к полупроводниковому устройству, которое включает в себя транзисторы одного типа электропроводности. Технический результат - предотвращение снижения уровня электрического потенциала сигнала. Полупроводниковое устройство состоит из множества транзисторов с каналом n-типа, при этом схема включает в себя: из множества транзисторов транзистор (Т1), включающий в себя контактный вывод стока для приема напряжения VDD, контактный вывод истока и контактный вывод затвора для приема входного сигнала (IN); из множества транзисторов транзистор (Т2), включающий в себя контактный вывод стока для приема напряжения VDD, контактный вывод истока, подключенный к выходному контактному выводу (OUT), и контактный вывод затвора, подключенный к контактному выводу истока транзистора (Т1); и конденсатор (С1), предоставленный между узлом (n1) и контактным выводом (СК) синхросигнала для приема синхросигнала. Синхросигнал, вводимый в контактный вывод (СК) синхросигнала, имеет частоту выше, чем частота выходного сигнала, выводимого из выходного контактного вывода (OUT). 3 н. и 8 з.п. ф-лы, 47 ил. |
2458460 патент выдан: опубликован: 10.08.2012 |
|
| ПСЕВДОДВУХПОРТОВАЯ ПАМЯТЬ С СИНХРОНИЗАЦИЕЙ ДЛЯ КАЖДОГО ПОРТА
Изобретение относится к вычислительной технике, а именно к псевдодвухпортовой памяти. Техническим результатом является возможность управления упорядочением двух операций с памятью, имеющей два отдельных порта, каждый из которых имеет собственный входной синхронизирующий импульс. Псевдодвухпортовая память содержит первый порт, второй порт и массив ячеек памяти с шестью транзисторами. Первое обращение к памяти инициируется посредством переднего фронта первого синхронизирующего сигнала (ACLK), принимаемого по первому порту. Второе обращение к памяти инициируется в ответ на передний фронт второго синхронизирующего сигнала (BCLK), принимаемого по второму порту. Если передний фронт второго синхронизирующего сигнала возникает в первом периоде времени, то второе обращение к памяти инициируется сразу после завершения первого обращения к памяти псевдодвухпортовым способом. Если передний фронт второго синхронизирующего сигнала возникает позднее во втором периоде времени, то второе обращение к памяти задерживается до времени после второго переднего фронта первого синхронизирующего сигнала. Длительность первого и второго обращений к памяти не зависит от тактов синхронизирующих сигналов. Способ описывает работу данного устройства. 5 н. и 32 з.п. ф-лы, 12 ил. |
2405221 патент выдан: опубликован: 27.11.2010 |
|
| ДВУХПОРТОВАЯ ЯЧЕЙКА ОПЕРАТИВНОЙ ПАМЯТИ
Изобретение относится к области вычислительной техники и может быть использовано для реализации оперативной памяти в микропроцессорных системах. Техническим результатом является повышение быстродействия устройства. Устройство содержит два КМДП инвертора, два транзистора записи n-типа, два транзистора считывания n-типа и транзистор считывания р-типа. Выход первого КМДП инвертора подключен к входу второго КМДП инвертора, к затвору первого транзистора считывания n-типа и через первый транзистор записи соединен с прямой шиной данных. Выход второго КМДП инвертора подключен к входу первого КМДП инвертора, к затвору транзистора считывания р-типа и через второй транзистор записи n-типа соединен с дополняющей шиной данных. Затворы транзисторов записи n-типа подключены к адресной шине записи. Первый и второй транзисторы считывания n-типа включены последовательно между шиной смещения и шиной считывания. Транзистор считывания р-типа включен параллельно с первым транзистором считывания n-типа, а затвор второго транзистора считывания n-типа соединен с адресной шиной считывания. 1 ил. |
2391721 патент выдан: опубликован: 10.06.2010 |
|
| ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
Изобретение относится к полупроводниковому запоминающему устройству и полупроводниковому элементу памяти. Техническим результатом является защищенность полупроводникового запоминающего устройства от сбоев в работе, связанных с явлениями случайного вероятностного характера. Устройство содержит большое количество элементов памяти, каждый из которых содержит области истока и стока, изолирующую пленку, канальную область, электрод затвора, область для хранения электрических зарядов, устройство также содержит большое количество периферийных схем, содержащих усилитель считывания, регистр для сохранения записанной информации элементов памяти, регистр, который удерживает флажок, показывающий окончание записи при ее проверке, и схему, которая после операции записи сравнивает значение, считанное с ячейки памяти, со значением, зафиксированным флажком в конце записи, и переписывает значение, которое показывает флажок. 5 н. и 30 з.п. ф-лы, 71 ил.
|
2249262 патент выдан: опубликован: 27.03.2005 |
|
| РЕЖИМ СТИРАНИЯ СТРАНИЦЫ В МАТРИЦЕ ФЛЭШ-ПАМЯТИ Изобретение относится к режиму стирания в матрице флэш-памяти. Техническим результатом является значительное уменьшение возбуждения не выбранных для стирания ячеек памяти при стирании выбранных ячеек памяти. Устройство матрицы флэш-памяти содержит множество транзисторов ячеек памяти, средство для подачи первого напряжения на управляющий затвор, по меньшей мере, одного транзистора стираемой ячейки упомянутой памяти, средство для подачи второго напряжения, более положительного, чем первое напряжение, на управляющие затворы всех транзисторов ячеек упомянутой памяти, отличных от упомянутого, по меньшей мере, одного транзистора стираемой ячейки упомянутой памяти, средство для подачи третьего напряжения, более положительного, чем упомянутое второе напряжение, на сток упомянутого, по меньшей мере, одного транзистора стираемой ячейки упомянутой памяти и на стоки упомянутых транзисторов не стираемых ячеек памяти. Способы описывают работу указанного устройства. 3 с. и 11 з.п.ф-лы, 4 ил. | 2222058 патент выдан: опубликован: 20.01.2004 |
|
| ЯЧЕЙКА ПАМЯТИ ДИНАМИЧЕСКОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Изобретение относится к наноэлектронике. Его использование при создании динамического оперативного запоминающего устройства с произвольной выборкой информации (ДОЗУ ПВ) позволяет получить технический результат в виде повышения надежности работы и быстродействия ячейки памяти за счет введения в ее схему биполярного транзистора (БТ) и нелинейного резистора (R), что позволяет усиливать информационный сигнал и, тем самым, позволяет быстрее перезаряжать паразитную емкость Сп разрядной шины Y. Ячейка памяти является функционально-интегрированным элементом, в котором область коллектора биполярного транзистора (БТ) одновременно является подзатворной областью MOSFET транзистора, область стока (D) MOSFET транзистора образует область базы (В) биполярного транзистора, а резистор (R) образуется за счет квазинейтральной части активной области базы р- биполярного транзистора. В результате функциональной интеграции в единую конструкцию MOSFET и БТ транзисторов и резистора реализуется конструкция ячейки памяти по топологическому размеру и технологии изготовления, аналогичная однотранзисторной ячейке памяти ДОЗУ ПВ. 2 с.п.ф-лы, 2 ил. | 2216795 патент выдан: опубликован: 20.11.2003 |
|
| ЗАПОМИНАЮЩАЯ ЯЧЕЙКА СТАТИЧЕСКОГО ЗУПВ Изобретение относится к запоминающей ячейке статического ЗУПВ. Техническим результатом является возможность указанной ячейки оставаться в состоянии высокого тока в запертом состоянии в течение длительного времени. Ячейка содержит бистабильный (BIMOS) транзистор, два резистора, два транзистора, две разрядные шины, две шины слов. 8 з.п. ф-лы, 2 ил. | 2188465 патент выдан: опубликован: 27.08.2002 |
|
| КОНСТРУКЦИЯ ЯЧЕЙКИ ПАМЯТИ С ВЕРТИКАЛЬНО РАСПОЛОЖЕННЫМИ ДРУГ НАД ДРУГОМ ПЕРЕСЕЧЕНИЯМИ Изобретение относится к вычислительной цифровой технике, конкретно к конструкции ячейки памяти с вертикально расположенными друг над другом пересечениями. Ячейка памяти согласно изобретению содержит первый транзисторный инвертор, имеющий первый вход и первый выход, и второй инвертор, имеющий второй вход и второй выход. Первый и второй транзисторы связаны с первым и вторым пересекающимися соединениями. Первое пересекающееся соединение соединяет первый вход со вторым выходом. Второе пересекающееся соединение соединяет второй вход с первым выходом. Два пересекающихся соединения содержат разные проводящие слои в процессе изготовления полупроводника. Данное изобретение выполняет пересечения в разных материалах на разных слоях устройства. Поэтому пересечения могут размещаться вертикально друг над другом, тем самым сокращая площадь ячейки памяти. Технический результат: снижение себестоимости за счет уменьшения размера элемента, повышение надежности ячейки памяти в запоминающих устройствах. 3 с. и 22 з.п.ф-лы, 8 ил. | 2156013 патент выдан: опубликован: 10.09.2000 |
|
| ДИНАМИЧЕСКАЯ ЯЧЕЙКА ПАМЯТИ Изобретение "Динамическая ячейка" относится к области электроники и может быть использовано, в частности, при создании оперативных и постоянных запоминающих устройств с повышенным быстродействием. В данной ячейке применен асинхронный принцип записи и отсутствуют тактовые сигналы, что повышает надежность ее работы в динамических оперативных запоминающих устройствах и обеспечивает достигаемый технический результат. Изобретение может быть использовано и в других дискретных логических устройствах. Ячейка содержит биполярный транзистор, два резистора и конденсатор. 6 ил. | 2147772 патент выдан: опубликован: 20.04.2000 |
|
| НАКОПИТЕЛЬ ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Накопитель запоминающего устройства относится к бесконтактным накопителям энергонезависимых ячеек памяти и может быть использовано в микроэлектронике для создания ПЗУ, РПЗУ, и ЭРПЗУ повышенной информационной емкости. Технический результат достигается тем, что используется коммутация ячеек памяти накопителя, которая позволяет в два раза уменьшить количество шин металлизации. Это становится возможным благодаря тому, что каждая шина металлизации, имеющая зигзагообразную форму, шунтирует две диффузионные с порядковыми номерами i и i-3 или i+3 в зависимости от четности или нечетности номера i. При этом обеспечивается индивидуальная выборка каждой ячейки памяти при программировании и считывании. Диффузионные разрядные шины разделены на изолированные друг от друга отрезки, причем зазоры между отрезками диффузионных шин расположены между контактами шин металлизации к отрезкам двух смежных диффузионных шин. Техническое решение позволяет увеличить допуск на уход размеров и рассовмещение слоев на этапе формирования контактных окон и слоя металлизации и повысить плотность информации в накопителе. 2 з.п. ф-лы, 3 ил. | 2106022 патент выдан: опубликован: 27.02.1998 |
|
| СПОСОБ ИЗГОТОВЛЕНИЯ МОНОП-ЯЧЕЙКИ ПАМЯТИ, ЯЧЕЙКА ПАМЯТИ И МАТРИЧНЫЙ НАКОПИТЕЛЬ НА ЕЕ ОСНОВЕ Изобретение относится к микроэлектронике и может быть использовано для создания ЭРПЗУ с повышенной информационной плотностью на основе МОНОП-транзисторов, в частности, перепрограммируемых инжекцией горячих носителей заряда. Сущность изобретения: в качестве ячейки памяти применяют МДП-транзистор, содержащий боковой спейсерный затвор. Диэлектриком под боковым затвором служит структура SiO2-Si3N4-SiO2. Благодаря малой ширине спейсера область инжекции горячих дырок в подзатворный диэлектрик перекрывает область захвата отрицательного информационного заряда. За счет этого увеличивается эффективность стирания и циклоустойчивость ячеек памяти. На основе предлагаемой МОНОП-ячейки памяти разработан накопитель с возможностью индивидуальной выборки во всех режимах работы, защищенный от изменения логического состояния невыбранных ячеек памяти при записи и стирании информации. 3 с. и 9 з.п. ф-лы, 1 табл., 11 ил. | 2105383 патент выдан: опубликован: 20.02.1998 |
|
| ФОРМИРОВАТЕЛЬ ИМПУЛЬСОВ ЗАПИСИ ОПЕРАТИВНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Изобретение относится к электронике и предназначено для использования в интегральных микросхемах оперативных запоминающих устройств, Задачей изобретения является достижение конструктивной обусловленности длительности формируемых импульсов записи реальными процессами переключения элементов памяти и распространения сигналов в тракте записи информации запоминающего устройства. Это достигается выполнением линии 3 задержки, определяющей длительность формируемых импульсов, в виде последовательной цепи из эквивалента 7 тракта записи информации запоминающего устройства и элемента 8 памяти, идентичного элементу накопителя информации. Кроме названных элементов на схеме устройства обозначены первый и второй D-триггеры 1 и 2, элемент 4 ИСКЛЮЧАЮЩЕЕ ИЛИ, выход 5 формируемых импульсов и вход 6 тактовых сигналов. 2 ил. | 2097843 патент выдан: опубликован: 27.11.1997 |
|
| ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к интегральным полупроводниковым схемам типа базовой пластины, содержащим ячейки памяти, расположенные рядами и колонками и предназначенные только для чтения. Эти ячейки разделены на первую и вторую группы, содержащие транзисторы первого и второго типов проводимости. При этом полупроводниковое запоминающее устройство содержит средства дешифрации с адресным управлением строк и столбцов, предназначенные для выбора в ответ на сигнал выбора колонки, выхода первой или второй групп. 3 з.п. ф-лы, 2 ил. | 2089943 патент выдан: опубликован: 10.09.1997 |
|
| ЭЛЕМЕНТ ПАМЯТИ Использование: в вычислительной технике, для построения репрограммирующих запоминающих устройств. Сущность изобретения: элемент памяти содержит полупроводниковое основание в виде монокристаллического слоя либо поликристаллического пленочного слоя, спаренные биполярные транзисторы с металлизацией, разделенные слоями изоляции, выводы записи, считывания, стирания и выводы источника питания. Пары биполярных структур размещены на торцовых сторонах полупроводникового основания, а по его длине последовательно расположены изоляционный слой и слой ферромагнитного материала, содержащий два полюсных наконечника. Биполярные транзисторы в парах соединены последовательно, эмиттеры нижних биполярных транзисторов пар соединены с корпусом, коллекторы верхних транзисторов пар соединены с источником питания, а базы верхних транзисторов каждой из пар посредством резисторов подключены к базам нижних транзисторов смежных пар. 2 ил. | 2075786 патент выдан: опубликован: 20.03.1997 |
|
| ЯЧЕЙКА ПАМЯТИ Изобретение относится к цифровой электронной технике, в частности к запоминающим устройствам на RS-триггерах. Сущность изобретения: исключение потерь записанной информации при сбоях питающего напряжения достигается за счет подключения начала и конца второй обмотки трансформатора соответственно к выходу второго инвертора и второму входу первого инвертора. 2 ил. | 2059296 патент выдан: опубликован: 27.04.1996 |
|
| УСТРОЙСТВО ДЛЯ РЕГЕНЕРАЦИИ ИНФОРМАЦИИ ДИНАМИЧЕСКОЙ ПАМЯТИ Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах микропроцессорных систем. Устройство содержит счетчик 1, инвертор 2, элемент задержки 3, два триггера 4, 9, два мультиплексора 6, 8, два формирователя 5, 6, элемент ИЛИ 13. 2 ил. | 2049363 патент выдан: опубликован: 27.11.1995 |
|
| ЭЛЕМЕНТ ПАМЯТИ Изобретение относится к вычислительной технике, а точнее к элементам памяти и наиболее эффективно может быть использовано при создании статических запоминающих устройств большой информационной емкости. Элемент памяти содержит дополнительно проводящий слой 10, который совместно со слоями 6, 7, 8, 9 образует МДП-транзистор, обеспечивающий управление током, протекающим через элемент памяти. Совместно со слоями 5, 7, 8, 9 слой 10 образует МДП-конденсатор, обеспечивающий режим записи "0" в элементе памяти. Это позволяет реализовать элементом памяти статический принцип хранения информации. В результате нет необходимости тратить время на ее регенерацию. 3 ил. | 2032945 патент выдан: опубликован: 10.04.1995 |
|
| ЭЛЕМЕНТ ПАМЯТИ Изобретение относится к вычислительной технике, а именно к элементам памяти, и наиболее эффективно может быть использовано в запоминающих устройствах большой информационной емкости. Элемент памяти содержит тиристор 1, выполненный на транзисторах 2 и 3, диод 4, МДП-транзистор 5, конденсатор 6, адресные шины 7 и 9, разрядную шину 8, шину питания 10. При включении тиристора 1 (записи "0") заряд конденсатора 6 разряжается через n-базу тиристора 1. В результате в n-базе накапливается отрицательный заряд, приводящий к прямому смещению эмиттерного перехода транзистора 3. Это вызывает возникновение в тиристоре 1 регенеративного процесса, включающего тиристор. 2 ил. | 2032944 патент выдан: опубликован: 10.04.1995 |
|
| ЭЛЕМЕНТ ПАМЯТИ ДЛЯ ДИНАМИЧЕСКОГО ОПЕРАТИВНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Изобретение относится к вычислительной технике и может быть использовано для создания интегральных динамических оперативных запоминающих устройств (ДОЗУ) с произвольной выборкой. Целью изобретения является повышение степени интеграции ДОЗУ. Сущность изобретения: в элементе ДОЗУ, содержащем полупроводниковую подложку с первой и второй областями 2 и 3 противоположного подложке типа проводимости и отделенный от подложки слоем 5 диэлектрика первый проводящий электрод 4 , причем внутри второй области сформирована третья область 6 совпадающего с подложкой типа проводимости, внутри третьей области сформирована четвертая область 7 противоположного подложке типа проводимости, а часть поверхности второй области между третьей областью и подложкой покрыта слоем 8 диэлектрика, на котором сформирован второй проводящий электрод 9. 2 ил. | 2029995 патент выдан: опубликован: 27.02.1995 |
|
| НАКОПИТЕЛЬ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Изобретение относится к запоминающим устройствам, запись и считывание информации в которых осуществляется с помощью зонда сканирующего туннельного микроскопа. Целью изобретения является повышение надежности накопителя. Это достигается тем, что в качестве накопителя для ПЗУ используют атомно-гладкую подложку, например, из монокристаллического графита, покрытую гексаметилдисилазана. Запись информации в накопитель требует достаточно низких туннельных напряжений (не более 5В), при которых деградация туннельных зондов не происходит. В качестве подложки может использоваться монокристаллический диэлектрик, например слюда, на атомно-гладкой поверхности которого расположен эпитаксиальный проводящий слой, например из серебра. 2 ил. | 2029394 патент выдан: опубликован: 20.02.1995 |
|
| ДИНАМИЧЕСКАЯ ЯЧЕЙКА ПАМЯТИ Изобретение относится к микроэлектронике и может быть использовано в полупроводниковых ИС в качестве ячейки памяти. Целью изобретения является повышение степени интеграции и надежности ячейки памяти. Цель достигается за счет того, что динамическая ячейка памяти содержит четвертый и пятый диэлектрические слои, второй проводящий слой из тугоплавкого металла, причем в пятом диэлектрическом слое выполнено отверстие, а контактный слой из окисла тугоплавкого металла расположен в отверстии пятого диэлектрического слоя с примыканием к полупроводниковому слою и второму проводящему слою. Данная конструкция позволяет уменьшить площадь ячейки на 40% при одновременном увеличении ее надежности за счет повышения радиационной стойкости и уменьшения токов утечки в 5 раз. 2 ил. | 2029393 патент выдан: опубликован: 20.02.1995 |
|
| НАКОПИТЕЛЬ ИНФОРМАЦИИ Изобретение относится к запоминающим устройствам на биполярных транзисторах. Целью является повышение быстродействия, помехоустойчивости и надежности работы матричного накопителя в режиме считывания информации, которая достигается изменением связей транзисторов 3, 4 связи и нагрузочных резисторов 5, 6 буферного элемента 2, позволяющим снизить задерживающее влияние процесса переключения узловых напряжений входов 7, 8 выборки за счет уменьшения перепада напряжений на этих узлах, ускорить процесс формирования выходного информационного сигнала за счет введения триггерного порового характера работы буферного элемента 2 и увеличить разность потенциалов между базой закрытого ключевого транзистора 12, 13 выбранного элемента 1 памяти и базой соответствующего транзистора 3, 4 связи. Кроме указанных элементов накопитель содержит резисторы 14, 15 и имеет входы 9 словарной выборки, входы 10, 11 управления и входы 16 тока хранения. 4 ил. | 2020614 патент выдан: опубликован: 30.09.1994 |
|
| ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к запоминающим устройствам на биполярных транзисторах Цель-повышение быстродействия и помехоустойчивости запоминающего устройства - достигается с помощью изменений связей транзисторов, что позволяет повысить логические перепады в режиме считывания и исключить влияние переходных процессов на задержку выборки элементов памяти. Кроме названных компонентов, устройство содержит резисторы. 3 ил. | 2018979 патент выдан: опубликован: 30.08.1994 |
|
| СПОСОБ ИЗГОТОВЛЕНИЯ МДП-ЭЛЕМЕНТА ПАМЯТИ Изобретение относится к способам изготовления полупроводниковых приборов и может быть использовано для изготовления электрически непрограммируемых МДП-элементов памяти с большим числом циклов переключения. Целью изобретения является увеличение числа циклов переключения МДП-элемента памяти. Для достижения цели по способу изготовления МДП-элемента памяти, включающему выращивание на кремниевой подложке туннельно тонкого слоя термического окисла, последующее осаждение на него слоя нитрида кремния из газовой фазы в результате реакции силана и аммиака в реакторе пониженного давления и последующее нанесение проводящего электрода, осаждение слоя нитрида кремния проводят при соотношении объемных расходов силана и аммиака в диапазоне 0,2 - 0,4 и парциальном давлении паров воды в диапазоне 50 - 200 млн-1. 5 ил. | 2006966 патент выдан: опубликован: 30.01.1994 |
|
| ЭЛЕМЕНТ ПАМЯТИ ДЛЯ ДОЛГОВРЕМЕННОГО ОПЕРАТИВНОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Изобретение относится к микроэлектронике и может быть использовано в полупроводниковых ИС в качестве элемента памяти. Целью изобретения является повышение степени интеграции и надежности ячейки памяти. Элемент памяти состоит из кремниевой подложки с легированным слоем 1, первого диэлектрического слоя 2, слоя 3 рекристаллизованного поликремния, третьего диэлектрического слоя 4, второго диэлектрического слоя 5, канавок 6, заполненных поликремнием, поликремниевого затворного слоя 7, истоковой 8 и стоковой 9 областей, четвертого диэлектрического слоя 10, проводящего слоя 11, контактной области 12, области 13 контактирования между стоковой областью и проводящим слоем, сильно легированной области 14. 2 ил. | 2006965 патент выдан: опубликован: 30.01.1994 |
|