Логические схемы, т.е. устройства, имеющие не менее двух входов, работающих на один выход: .модификация для ускорения (повышения быстродействия) переключения – H03K 19/01

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах при реализации логических устройств. Техническим результатом изобретения является уменьшение потребляемой мощности устройства. Этот результат достигается тем, что тактируемый логический элемент И-ИЛИ на КМДП транзисторах содержит предзарядовые транзисторы (1) р-типа и (2) n-типа, тактовые транзисторы (3) р-типа и (4) n-типа, логический транзистор (5) р-типа и логический блок (6), содержащий ключевые цепи (7-8), выполненные на последовательно соединенных транзисторах n-типа, затворы которых подключены к логическим входам (9) устройства, и которые включены параллельно между выходом (12) логического блока (6) и тактовой шиной (13). Предзарядовый транзистор (2) n-типа и предзарядовый транзистор (1) р-типа, затвор которого подключен к выходу (10) устройства, включены между шиной питания (11) и выходом (12). Тактовый транзистор (4) n-типа включен между выходом (10) устройства и шиной земли (14). Затворы предзарядового транзистора (2) n-типа, тактового транзистора (4) n-типа и тактового транзистора (3) р-типа подключены к тактовой шине (13). Логический транзистор (5) р-типа, затвор которого соединен с выходом (12) логического блока (6), включен последовательно с тактовым транзистором (3) р-типа между выходом (10) устройства и шиной питания (11). 1 ил.

Изобретение относится к вычислительной технике для использования в МДП интегральных схемах. Технический результат заключается в повышении быстродействия. Устройство содержит элементы И-НЕ (1, 2), выходы (13, 14) которых подключены к затворам логических транзисторов (Т) (7, 8) р-типа инвертирующего элемента (ИЭ) (3), которые включены параллельно между шиной питания (12) и выходом (18) устройства, причем элемент И-НЕ (1, 2) содержит ключевую цепь (6) на Т n-типа и включенных между шиной питания (12) и выходом данного элемента, предзарядовые Т (4) р-типа и Т (5) n-типа, затворы которых подключены соответственно к тактовой шине (11) и противофазной тактовой шине (15), а ИЭ (3) содержит включенные между нулевой шиной (19) и выходом (18) устройства тактовые Т (9) р-типа и Т (10) n-типа, затворы которых соединены соответственно с тактовой (11) и противофазной тактовой (15) шинами. Введение предзарядовых Т n-типа с противофазным тактированием ведет к компенсации дополнительных зарядов на емкостях выходов во время действия фронтов тактовых сигналов. Токи через проходные емкости предзарядовых Т n- и р-типа и тактовых Т n- и р-типа компенсируются, и полностью исключается отрицательное влияние фронтов тактовых сигналов на процесс переключения. 1 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональных возможностей. Устройство содержит элементы И-НЕ (1-3) с выходами (10-12), логические элементы первого типа (4) второго типа (5), тактовые транзисторы (Т) (6, 7), предзарядовый Т (8), шину питания (9), нулевую шину (13), тактовую шину (14), входы (15-17) сигналов переменных, выходы (21, 25, 26, 29, 32) устройства, а также Т (18-20, 22-24) p-типа и Т (27, 28, 30, 31, 33) n-типа. В результате устройство реализует пять логических функций от шести переменных, в том числе 2И-ИЛИ, 2ИЛИ-И, 2И, 4И, 6И. При подключении затворов Т p-типа логических элементов (4, 5) к выходам элементов И-НЕ (1-3) может быть реализован другой набор пяти логических функций на тех же выходах устройства. Элементы И-НЕ (1-3) могут содержать более двух входов и несколько ключевых цепей, включенных параллельно, что позволит реализовать многофункциональные логические устройства от большего числа входных переменных сигналов. 1 ил.

Изобретение относится к вычислительной технике и может использоваться в МДП интегральных схемах для арифметических и логических устройств. Технический результат заключается в уменьшении потребляемой мощности. Устройство содержит R-S триггер (1), предзарядовые транзисторы (Т) (4) и (5) р-типа, тактовый Т (6) n-типа, проходные Т (7) и (8) n-типа и логический блок (9), содержащий прямые и инверсные ключевые цепи на Т (10-15) n-типа. Затворы предзарядовых Т (4, 5) и тактового Т (6) подключены к тактовой шине (16). Первые выводы прямых и инверсных ключевых цепей через тактовый Т (6) соединены с общей шиной (17). Вторые выводы прямых и инверсных ключевых цепей подключены соответственно к прямому (18) и инверсному (19) выходам блока (9). Первые входы элементов 2И-НЕ (2, 3) являются входами обратной связи R-S триггера (1) и одновременно выходами (20, 21) устройства. Вторые входы (22, 24) через одноименные предзарядовые Т (4) или (5) соединены с шиной питания (23), а через одноименные проходные Т (7) или (8) - соответственно с прямым (18) или инверсным (19) выходами блока (9). Затворы проходных Т (7) и (8) подключены к выходам (21) и (20) устройства. На входы 25-28 подаются парафазные сигналы переменных так, что только одна ключевая цепь логического блока (9) является замкнутой. 1 ил.