Логические схемы, т.е. устройства, имеющие не менее двух входов, работающих на один выход – H03K 19/00

Изобретение относится к высокочастотной измерительной технике. Технический результат - повышение надежности работы путем обеспечения перехода элемента в безопасное состояние в случае попадания на вход смеси сигналов при коротком замыкании в аппаратном устройстве. Радиочастотный безопасный логический элемент ИЛИ, содержащий первый смеситель, выход которого соединен через первый фильтр верхних частот со входами первого и второго сумматоров и первыми входами второго и третьего смесителей, выходы которых соединены соответственно со вторыми входами первого и второго сумматоров, выходы которых соединены соответственно через первый и второй полосовые фильтры со входами первого и второго вычислителей огибающей сигнала, выходы которых соединены соответственно с первыми и вторыми входами первого и второго вычитателей, выходы которых через первый и второй пороговые элементы соединены соответственно с управляющими входами первого и второго аналоговых ключей, выходы которых соединены со входами третьего сумматора, при этом выход первого смесителя соединен с третьим входом третьего сумматора. 1 ил.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации и т.п. Техническим результатом является обеспечение логической операции выделения модуля разности двух входных токов, соответствующих многозначным логическим уравнениям. Устройство для выделения модуля разности двух входных токов содержит токовый вход (1) и токовый выход (2), первый (3) входной транзистор, эмиттер которого соединен с токовым входом устройства (1), база подключена к первому (4) источнику вспомогательного напряжения, а коллектор соединен со входом токового зеркала (5), согласованного с первой (6) шиной источника питания, второй (7) входной транзистор, эмиттер которого соединен с токовым входом (1) устройства, а база подключена ко второму (8) источнику вспомогательного напряжения. Коллектор второго (7) входного транзистора соединен с токовым выходом (2) устройства, причем токовый выход (2) устройства согласован со второй (9) шиной источника питания. 1 з.п. ф-лы, 8 ил.

Изобретение относится к области автоматики и может быть использовано в устройствах, обеспечивающих безопасность технологических процессов, в частности при управлении движением поездов. Технический результат заключается в упрощении и повышении надежности за счет повышения четкости отключения исполнительного реле. Блок переключения содержит источник управляющего сигнала, исполнительное электромагнитное реле, два управляющих электромагнитных реле с группой переключающих контактов, цепи управления которых подключены к шинам соответствующих каналов информации, конденсатор и резистор. 1 ил.

Изобретение относится к области вычислительной техники и может быть использовано для реализации каскадных логических устройств конвейерного типа. Техническим результатом является уменьшение потребляемой мощности. Тактируемый логический элемент И-ИЛИ содержит предзарядовый транзистор 1 p-типа, тактовый транзистор 2 n-типа, тактовый транзистор 3 p-типа, логический транзистор 4 p-типа и логический блок 5, содержащий ключевые цепи 6-7, включенные параллельно между выходом 8 логического блока 5 и тактовой шиной 9. Каждая ключевая цепь состоит из последовательно соединенных транзисторов n-типа, затворы которых подключены к логическим входам 10 элемента. 1 ил.

Изобретение относится к схемам матриц ячеек памяти MRAM (Magnetic Random Access Memory) с передачей спинового значения. Технический результат заключается в увеличении плотности размещения отдельных транзисторных структур технологии МОП и запоминающих ячеек матрицы, а также повышении стойкости к нестационарным переходным процессам от воздействия ионизирующих излучений. Устройство матричного типа содержит множество устройств на магнитных туннельных переходах («MTJ») с передачей спинового вращения, организованных в матрицу запоминающих ячеек; устройство организации записи/чтения информации для конкретного устройства «MTJ», соединенное с соответствующими устройствами «MTJ» для изменения полярности намагниченности свободного слоя каждого устройства «MTJ», блок усилителя чтения данных на выходе матрицы запоминающих ячеек, выполненный с возможностью обнаруживать уровень сигнала и формировать двоичный выходной сигнал на основе сравнения уровня сигнала в разряде матрицы запоминающих ячеек в компараторе. При формировании топологии устройство «MTJ» выполнено в виде эллипса с осью легкого намагничивания, направленной по его большой оси. 11 з.п. ф-лы, 37 ил., 11 табл.

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах при реализации логических устройств. Технический результат - повышение быстродействия устройства. Устройство содержит тактовый КМДП инвертор и в каждом каскаде два транзистора сброса n-типа, два КМДП инвертора, элемент задержки и логический блок, ключевые цепи, выполненные из последовательно соединенных транзисторов n-типа, шины питания и земли. Элемент задержки содержит два инвертирующих элемента, каждый из которых содержит транзистор p-типа и транзистор n-типа. КМДП инверторы включены по схеме триггера. 2 ил.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных системах автоматического управления, передачи информации. Техническим результатом является повышение быстродействия и создание элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры. Устройство содержит входные коммутаторы кванта тока I₀ , управляемые источниками входных логических напряжений, токовые зеркала, входы которых соединены с соответствующими токовыми выходами входных коммутаторов квантов тока I₀, источник опорного тока, каскад экстракции выходного логического токового сигнала устройства. 7 з.п. ф-лы, 12 ил.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных системах автоматического управления, передачи информации и т.п. Технический результат заключается в повышении быстродействия и создании элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры. Логический элемент «2-И» с многозначным внутренним представлением сигналов содержит первый (1) и второй (2) входные коммутаторы кванта тока I₀, управляемые источниками входных логических напряжений (3) и (4), токостабилизирующий двухполюсник (5), включенный между объединенными токовыми выходами (6), (7) первого (1) и второго (2) входных коммутаторов квантов тока I₀ и шиной (8) источников питания. Токовые выходы (6), (7) первого (1) и второго (2) входных коммутаторов кванта тока I₀ соединены с эмиттером дополнительного транзистора (9), база которого связана с источником опорного напряжения (10), а коллектор является логическим токовым выходом устройства (11), причем в качестве токостабилизирующего двухполюсника (5) используется источник опорного тока, выходной ток которого кратен кванту тока I₀. 2 з.п. ф-лы, 11 ил.

Изобретение относится к электронике интегральных микросхем (ИС) и может быть использовано в составе радиоэлектронной аппаратуры наземного, морского и аэрокосмического базирования. Техническим результатом является повышение помехоустойчивости и надежности работы радиоэлектронной аппаратуры. Устройство содержит датчик тока, транзисторы, конденсаторы, резисторы, диоды, компаратор напряжения, RS-триггер, генератор импульсной последовательности. 1 з.п. ф-лы, 2 ил.

Группа изобретений относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначена для создания троичных триггеров. Техническим результатом заявляемой группы изобретений является реализация схемотехнических средств, используемых для создания троичных логических устройств в среде интегральной полупроводниковой электроники, за счет включения в их состав троичных D-триггеров. В одном из вариантов троичный D-триггер с записью по уровню содержит узел троичной схемотехники и семь пороговых элементов троичной логики. 4 н.п.ф-лы, 5 ил., 6 табл.

Изобретение относится к области вычислительной техники, автоматики и может быть использовано в различных цифровых структурах и системах автоматического управления, передачи информации. Техническим результатом является повышение быстродействия и создание элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры. Устройство содержит входные логические источники тока, токовые зеркала, шины источника питания. 10 ил.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации. Техническим результатом является повышение быстродействия и создание элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры. Устройство содержит источники входных логических сигналов, коммутаторы квантов тока I₀, согласованные с первой шиной источника питания, токовые зеркала, вторая шина источника питания. 12 ил.

Изобретение относится к области вычислительной техники и автоматики. Техническим результатом является повышение быстродействия мажоритарного элемента. Мажоритарный элемент с многозначным внутренним представлением сигналов содержит первый (1), второй (2) и третий (3) коммутаторы квантов тока I₀ с объединенными токовыми выходами (4), (5), (6), управляемые соответствующими источниками входных логических сигналов (7), (8), (9), выходной транзистор (10), коллектор которого является токовым выходом (11) устройства, согласованным с первой (12) шиной источника питания, а эмиттер связан со второй (13) шиной источника питания через опорный источник кванта тока (14), вспомогательный источник опорного тока (15). В схему введено дополнительное токовое зеркало (16), согласованное с первой (12) шиной источника питания, неинвертирующий токовый вход которого (17) соединен с объединенными токовыми выходами (4), (5), (6) первого (1), второго (2) и третьего (3) коммутаторов квантов тока I₀, между инвертирующим токовым входом (18) дополнительного токового зеркала (16) и второй (13) шиной источника питания включен вспомогательный источник опорного тока (15), а токовый выход (19) дополнительного токового зеркала (16) соединен с эмиттером выходного транзистора (10), причем база выходного транзистора (10) связана с источником опорного напряжения (20). 13 ил.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации. Техническим результатом является повышение быстродействия и создание элементной базы вычислительных устройств, работающих на принципах многозначной линейной алгебры. Устройство содержит коммутаторы квантов тока I₀ с соответствующими токовыми выходами, источники входных логических сигналов, управляющих состоянием соответствующих коммутаторов квантов тока I₀, токовые зеркала, согласованные с шиной источника питания, выходы токовых зеркал соединены друг с другом, каждое из токовых зеркал имеет инвертирующий и неинвертирующий токовые входы. 3 з.п. ф-лы, 11 ил.

Изобретение предназначено для воспроизведения функций многозначной логики и может быть использовано в системах вычислительной техники как средство обработки многозначных данных. Техническим результатом является обеспечение реализации произвольной k-значной логической функции, зависящей от n аргументов - входных k-уровневых сигналов. Устройство содержит n×N интервальных идентификаторов, каждый из которых содержит два компаратора, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, замыкающий и размыкающий ключи. 2 ил., 1 табл.

Изобретение относится к области вычислительной техники, автоматики и может использоваться в различных цифровых структурах и системах автоматического управления, передачи информации. Технический результат: создание устройства, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов, определяемое состоянием входных потенциальных двоичных сигналов, что в конечном итоге позволяет повысить быстродействие и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры. Для этого предложен одноразрядный полный сумматор с многозначным внутренним представлением сигналов, который содержит первый, второй и третий входные коммутаторы квантов тока I₀ с первым, вторым и третьим токовыми выходами, первый, второй и третий источники входных логических сигналов, управляющие состоянием соответствующих коммутаторов квантов тока I₀, первый и второй вспомогательные источники опорного тока, при этом в схему введены первое, второе и третье токовые зеркала, каждое из которых имеет по два инвертирующих идентичных токовых выхода, три дополнительных токовых зеркала. 1 з.п. ф-лы, 13 ил.

Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности. Технический результат заключается в повышении надежности элемента при отказах транзистора за счет обеспечения сохранения вида реализуемой логической функции при однократных константных отказов входов элемента или транзисторов. Устройство содержит 8 КМДП - транзисторов проводимости n-типа и 8 КМДП - транзисторов проводимости p-типа, которые включены между шиной питания и нулевой шиной, на затворы которых подаются входные сигналы. На выходах элемента получают базисную в смысле теоремы Поста логическую функцию которая при условии, что X₁=X_1.1 =X_1.2=X_1.3=X_1.4 и X₂ =X_2.1=X_2.2=X_2.3=X_2.4 реализует функцию 2 ИЛИ-НЕ с четырехкратной избыточностью. 1 ил., 1 табл.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано в системах аналоговой вычислительной техники как средство предварительной обработки информации. Техническим результатом является расширение функциональных возможностей адресного идентификатора за счет обеспечения выполнения адресной идентификации минимального, медианного или максимального из трех входных аналоговых сигналов. Устройство содержит три компаратора, пять переключателей, пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. 1 ил., 1 табл.

Изобретение относится к области автоматики и телемеханики. Техническим результатом является обеспечение контроля неисправности реле в ячейке в процессе изготовления и эксплуатации. В устройство коммутации, содержащее шины питания «-» и «+», n однотипных резервированных релейных ячеек, состоящие из четырех реле и четырех разделительных диодов, первую, вторую, третью коммутируемые шины питания «+», введены четвертая коммутируемая шина питания «+», четыре дистанционных переключателей с двумя нормально замкнутыми контактами, пять датчиков тока, контроллер, вторые выводы обмоток в каждой ячейке подключены соответственно к первой, второй, третьей, четвертой коммутируемой шине питания «+», первый, второй, третий, четвертый датчики тока установлены соответственно на первую, вторую, третью, четвертую коммутируемую шины питания «+», которые через первый нормально замкнутый контакт соответственно первого, второго, третьего, четвертого дистанционного переключателя соединены с общей шиной питания «+», а пятый датчик тока установлен на шину питания «-», выходы датчиков тока соединены с информационными входами контроллера, у которого сигнальные входы через вторые нормально замкнутые контакты соответственно первого, второго, третьего, четвертого дистанционного переключателя соединены с общим сигнальным входом контроллера. 1 ил.

Изобретение Троичный К - МОП - С Логический элемент «НЕ» относится к полупроводниковым интегральным схемам К-МОП типа. Техническим результатом является повышение информационной емкости логического элемента-инвертора. Поставленные цели достигаются за счет применения новой электрической схемы, в которой используются дополнительные конденсаторы на функционально-интегрированных МОП структурах, образованные стоковыми областями МОП транзисторов и дополнительными затворными областями. Такая схема позволяет обеспечить три уровня логического сигнала и реализовать троичную логику при сохранении тех же топологических размеров, что и в двоичной логике. 2 н.п. ф-лы, 1 табл., 14 ил.

Изобретения относятся к области вычислительной техники и электроники и более точно к способам поэлементного дублирования в дискретных электронных системах, в том числе в наноэлектронных системах, подвергающихся воздействию радиации и в первую очередь потока высокоэнергетических частиц. Техническим результатом является повышение отказоустойчивости систем большой интеграции при работе в условиях радиации. В одном из вариантов способ содержит этапы, на которых для каждого элемента устанавливают идентичный ему дублирующий элемент и объединяют одноименные входы дублирующих друг друга элементов, при этом в качестве дублирующих элементов используют логические элементы, не имеющие памяти, располагают дублирующие друг друга логические элементы на расстоянии между ними, превышающем размер области повреждения микросхемы от одной частицы излучения, попадающей в нее, и объединяют одноименные выходы дублирующих друг друга логических элементов, образуя пары дублирующих друг друга элементов, каждая из которых представляет дублированный логический элемент. 2 н. и 4 з.п. ф-лы, 4 ил.

Изобретение относится к области вычислительной техники и может быть использовано в системах цифровой вычислительной техники как средство предварительной обработки информации для реализации мажоритарной функции либо дизъюнкции, либо конъюнкции входных двоичных сигналов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит m(А+В)-А мажоритарных элементов (1₁₁, ,1_{(А+В+1)(А+B)}), при этом

m=0,5(n+1). 1 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в повышении помехоустойчивости. Статическая запоминающая ячейка с двумя адресными входами на МОП-транзисторах состоит из триггера, двух ключей выборки и логического элемента «И», управляющего ключами, причем триггер состоит из первого и второго МОП-транзисторов с n-каналом и третьего и четвертого МОП-транзисторов с р-каналом, при этом содержит дополнительную общую шину триггеров, к которой подключены истоки первого и второго МОП-транзисторов, причем потенциал общей шины триггеров выше, чем потенциал общей шины ячейки. 3 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в повышении информационной емкости логических элементов. Электрическая схема троичного К-МОП-С логического элемента «ИЛИ-НЕ», содержащая первую и вторую входные и выходную шины, общую шину и шину питания, первый и второй n-МОП транзисторы и первый и второй р-МОП транзисторы, причем затворы первых n-МОП и р-МОП транзисторов подсоединены к первой входной шине, а затворы вторых n-МОП и р-МОП транзисторов подсоединены к второй входной шине, исток первого n-МОП транзистора подсоединен к общей шине, его сток - к истоку второго n-МОП транзистора, исток первого р-МОП транзистора подсоединен к шине питания, при этом электрическая схема содержит два дополнительных конденсатора, соединенных соответственно, первый - со стоком второго n-МОП транзистора и выходной шиной, второй - со стоком второго р-МОП транзистора и выходной шиной, при этом исток второго р-МОП транзистора соединен со стоком первого р-МОП транзистора. 11 ил., 1 табл.

Изобретение относится к интегральным схемам и может быть использовано для высокоскоростных входных приемных устройств. Технический результат заключается в обеспечении возможности поддерживать широкий диапазон опорного напряжения Vref, причем описанные варианты осуществления изобретения эффективны с точки зрения площади, мощности и производительности. Приемное устройство может быть сконфигурировано со вспомогательным р-МОП-FET с мониторингом Vref или разрешенным многоярусным вспомогательным р-МОП-FET, чтобы давать возможность приемному устройству работать при Vref=0 В аналогично традиционному приемному КМОП-устройству. Приемное устройство также может быть сконфигурировано с помощью вспомогательного n-МОП-FET с мониторингом Vref, чтобы давать возможность входному приемному устройству на основе Vref работать с возможностью программирования на токах смещения и граничном значении отключения при Vref=(0,5~0,7) Vdd, в зависимости от отношения полного сопротивления предконечного задающего устройства к параллельному оконечному полному сопротивлению включения/выключения кристалла. 6 н. и 19 з.п. ф-лы, 9 ил.

Изобретение относится к импульсной технике и может быть использовано для обеспечения безопасности аппаратуры железнодорожной автоматики. Технический результат - упрощение и повышение надежности работы устройства за счет исключения дополнительных источников питания и питания схемы контроля только от двух противофазных сигналов. Схема контроля для сравнения двух последовательностей сигналов и формирования динамического сигнала при эквивалентности этих последовательностей, содержащая два усилителя сигналов, подключенных к диодному мосту, первый и второй оптронные драйверы, соединенные последовательно с выходным каскадом, содержащим импульсный трансформатор с двумя выходными обмотками, одна с прямым ходом для формирования контрольной частоты, а другая с обратным для формирования напряжения питания первого оптронного драйвера. Буферный каскад, формирующий короткий импульс напряжения для запуска схемы и обеспечивающий прохождение тактовой частоты на второй оптронный драйвер для управления выходным каскадом. С двух усилителей сигналов подаются противофазные динамические сигналы на диодный мост, на выходе которого формируется напряжение питания второго оптронного драйвера и выходного каскада. 1 ил.

Изобретения относятся к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике и предназначены для создания многоцелевого схемотехнического устройства - узла троичной схемотехники (УТС), на основе которого реализованы троичные логические устройства, такие как троичные дешифраторы-переключатели. Техническим результатом является обеспечение возможности выполнения троичными логическими и операционными устройствами функций троичных дешифраторов-переключателей разной разрядности. Узел троичной схемотехники содержит три пороговых элемента троичной логики. 3 н.п. ф-лы, 4 ил., 4 табл.

Изобретение относится к вычислительной технике, а именно к цифровым схемам, имеющим повышенные требования по надежности, в частности в авиационной и космической областях промышленности. Техническим результатом является повышение надежности элемента при отказах внешних входов и транзисторов за счет сохранения функциональной полноты реализуемой функции. Функционально-полный толерантный элемент содержит первый, второй, третий, четвертый транзисторы с проводимостью n-типа, пятый, шестой, седьмой, восьмой транзисторы с проводимостью p-типа, первую, вторую, третью, четвертую входную шину, шину питания, нулевую шину, выходную шину. 2 ил.

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение надежности и уменьшение габаритов сумматора. Устройство содержит полевые транзисторы P-типа с первого по девятый, полевые транзисторы N-типа с десятого по восемнадцатый, входы слагаемых A и B, вход переноса C_IN, выводы питания высокого и низкого уровней напряжения, первый инвертор, выход которого является выходом сигнала переноса C_OUT, второй инвертор, выход которого является выходом результата сложения S, третий инвертор и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ. 1 ил., 1 табл.

Изобретение относится к системам обработки цифровых сигналов и предназначено для ввода однополярных и дифференциальных цифровых сигналов в устройства обработки цифровых сигналов. Техническим результатом настоящего изобретения является обеспечение ввода как однополярных, так и дифференциальных цифровых сигналов с автоматическим определением типа входного сигнала и установлением соответствующих режимов ввода. Универсальное устройство ввода однополярных и дифференциальных цифровых сигналов содержит дифференциальный приемник, состоящий из двух усилителей-ограничителей для приема прямого и инверсного входных сигналов и формирователя выходного логического сигнала, причем в устройство введены триггер, элемент задержки, резисторный делитель, управляемый ключ и два компаратора для формирования логических сигналов из прямого входного дифференциального сигнала и соответственно из однополярного входного сигнала, причем входы обоих компараторов соединены с прямым входом дифференциального приемника, вход тактового сигнала триггера соединен с выходом первого компаратора через элемент задержки, вход данных триггера соединен с выходом второго компаратора, вход резисторного делителя соединен с прямым выходом триггера, выход резисторного делителя соединен с входом управляемого ключа, выход управляемого ключа соединен с инверсным входом дифференциального приемника, а вход управления управляемого ключа соединен с инверсным выходом триггера. 3 ил.