Логические схемы, т.е. устройства, имеющие не менее двух входов, работающих на один выход: .....с использованием комплементарных МОП-структур – H03K 19/0948

Изобретение относится к области вычислительной техники и может быть использовано в КМДП интегральных схемах при реализации логических устройств. Технический результат - повышение быстродействия устройства. Устройство содержит тактовый КМДП инвертор и в каждом каскаде два транзистора сброса n-типа, два КМДП инвертора, элемент задержки и логический блок, ключевые цепи, выполненные из последовательно соединенных транзисторов n-типа, шины питания и земли. Элемент задержки содержит два инвертирующих элемента, каждый из которых содержит транзистор p-типа и транзистор n-типа. КМДП инверторы включены по схеме триггера. 2 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в повышении помехоустойчивости. Статическая запоминающая ячейка с двумя адресными входами на МОП-транзисторах состоит из триггера, двух ключей выборки и логического элемента «И», управляющего ключами, причем триггер состоит из первого и второго МОП-транзисторов с n-каналом и третьего и четвертого МОП-транзисторов с р-каналом, при этом содержит дополнительную общую шину триггеров, к которой подключены истоки первого и второго МОП-транзисторов, причем потенциал общей шины триггеров выше, чем потенциал общей шины ячейки. 3 ил.

Изобретение относится к вычислительной технике. Технический результат заключается в повышении информационной емкости логических элементов. Электрическая схема троичного К-МОП-С логического элемента «ИЛИ-НЕ», содержащая первую и вторую входные и выходную шины, общую шину и шину питания, первый и второй n-МОП транзисторы и первый и второй р-МОП транзисторы, причем затворы первых n-МОП и р-МОП транзисторов подсоединены к первой входной шине, а затворы вторых n-МОП и р-МОП транзисторов подсоединены к второй входной шине, исток первого n-МОП транзистора подсоединен к общей шине, его сток - к истоку второго n-МОП транзистора, исток первого р-МОП транзистора подсоединен к шине питания, при этом электрическая схема содержит два дополнительных конденсатора, соединенных соответственно, первый - со стоком второго n-МОП транзистора и выходной шиной, второй - со стоком второго р-МОП транзистора и выходной шиной, при этом исток второго р-МОП транзистора соединен со стоком первого р-МОП транзистора. 11 ил., 1 табл.

Изобретение относится к вычислительной технике. Технический результат заключается в упрощении устройства. Тактируемый логический элемент, содержащий предзарядовый транзистор р-типа, тактовый транзистор n-типа, тактовый транзистор р-типа, транзистор обратной связи р-типа, ключевой транзистор n-типа, ключевой транзистор р-типа, КМДП инвертор, логический блок, содержащий ключевые цепи, выполненные на последовательно соединенных транзисторах n-типа, затворы которых подключены к логическим входам элемента. Предзарядовый транзистор включен между шиной питания и первым выводом ключевых цепей, второй вывод которых через тактовый транзистор подключен к шине земли. Тактовый транзистор включен между шиной питания и вторым выводом ключевых цепей. Ключевые транзисторы включены параллельно между первым выводом ключевых цепей и входом КМДП инвертора, выход которого является выходом устройства и соединен дополнительно с затвором транзистора обратной связи, который включен между шиной питания и входом КМДП инвертора. Затворы предзарядового транзистора, тактовых транзисторов, ключевого транзистора подключены к тактовой шине, а затвор ключевого транзистора подключен ко второму выводу ключевых цепей. 1 ил.

Изобретение относится к области вычислительной техники и может быть использовано в МДП интегральных схемах при реализации логических и арифметических устройств. Технический результат заключается в упрощении устройства. Устройство содержит первый и второй КМДП инверторы, которые включены между шиной питания и тактовой шиной. Выход первого КМДП инвертора подключен к входу второго КМДП инвертора и является прямым выходом устройства. Выход второго КМДП инвертора подключен к входу первого КМДП инвертора и является дополняющим выходом устройства. Логический блок содержит прямые и инверсные ключевые цепи, выполненные на транзисторах n-типа, затворы которых подключены к потенциальным парафазным логическим входам устройства. Первые выводы прямых и инверсных ключевых цепей соединены с входами соответственно второго и первого КМДП инверторов. Вторые выводы прямых и инверсных ключевых цепей соединены с соответствующими токовыми парафазными логическими входами устройства. 1 ил.

Изобретение относится к цифровой технике и может использоваться для выполнения логической функции инвертирования в троичных устройствах. Технический результат заключается в снижении статической потребляемой мощности за счет уменьшения величины статических токов до значений, обусловленных токами утечки МОП транзисторов. Троичный инвертор состоит из инвертирующих цепей (1)-(4), триггерных цепей (5) и (6), комплементарных ключей (7)-(10) на основе МОП транзисторов. Входом являются входы цепей (1) и (2). Каждая инвертирующая цепь содержит комплементарные пары транзисторов, затворы и стоки которых попарно соединены. Каждая триггерная цепь состоит из двух компонентов на основе комплементарной пары транзисторов. Инвертирующие цепи, триггерные цепи и комплементарные ключи соединены так, как указано в формуле изобретения. При заданном логическом состоянии на входе обеспечивается замыкание ключей так, что напряжение на выходе соответствует требуемому значению троичного кода. При любом логическом состоянии на выходе невозможно протекание сквозного статического тока за счет наличия транзисторов в режиме отсечки. 5 ил., 2 табл.

Изобретение относится к области вычислительной техники и может быть использовано в МДП интегральных схемах при реализации логических устройств. Устройство содержит в каждом каскаде первый (1) второй (2) КМДП инверторы, включенные по схеме триггера, входной (3) и выходной (4) тактирующие элементы, первый (5) второй (6) транзисторы сброса n-типа и логический блок (7), содержащий несколько ключевых цепей, включенных между выходами (8) и (9) каскада и шиной земли (12). Входной тактирующий элемент (3) выполнен по схеме инвертора, вход которого подключен к тактовому входу (13) каскада и соединен с затворами транзисторов сброса (5) и (6) n-типа, а его выход (17) соединен с клеммой (10) положительного питания КМДП инверторов, выходы которых соединены с соответствующими выходами (8) и (9) каскада и с затворами параллельно включенных транзисторов n-типа (20) и (21) выходного тактирующего элемента (4), затвор транзистора (18) р-типа которого подключен к клемме (10), а выход является тактовым выходом (19) каскада. Логический блок (7) содержит ключевые цепи, выполненные из последовательно соединенных транзисторов n-типа, затворы которых подключены к парафазным логическим входам (22) каскада таким образом, что только одна ключевая цепь нормально замкнута, а все другие нормально разомкнуты. Технический результат - упрощение устройства. 2 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для разработки микросхем троичной логики. Техническим результатом является повышение производительности устройства. Устройство содержит элемент двоичной положительной логики «ИЛИ-НЕ», элемент двоичной положительной логики «И-НЕ», выполненные по КМОП технологии, общую шину, шину источника положительного напряжения, шину источника отрицательного напряжения, две входные шины, элемент объединения сигналов. 2 з.п. ф-лы, 5 ил., 7 табл.