Логические схемы, т.е. устройства, имеющие не менее двух входов, работающих на один выход: ...с использованием полевых транзисторов – H03K 19/094

Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности. Технический результат заключается в повышении надежности элемента при отказах транзистора за счет обеспечения сохранения вида реализуемой логической функции при однократных константных отказов входов элемента или транзисторов. Устройство содержит 8 КМДП - транзисторов проводимости n-типа и 8 КМДП - транзисторов проводимости p-типа, которые включены между шиной питания и нулевой шиной, на затворы которых подаются входные сигналы. На выходах элемента получают базисную в смысле теоремы Поста логическую функцию которая при условии, что X₁=X_1.1 =X_1.2=X_1.3=X_1.4 и X₂ =X_2.1=X_2.2=X_2.3=X_2.4 реализует функцию 2 ИЛИ-НЕ с четырехкратной избыточностью. 1 ил., 1 табл.

Изобретение относится к вычислительной технике, а именно к цифровым схемам, имеющим повышенные требования по надежности, в частности в авиационной и космической областях промышленности. Техническим результатом является повышение надежности элемента при отказах внешних входов и транзисторов за счет сохранения функциональной полноты реализуемой функции. Функционально-полный толерантный элемент содержит первый, второй, третий, четвертый транзисторы с проводимостью n-типа, пятый, шестой, седьмой, восьмой транзисторы с проводимостью p-типа, первую, вторую, третью, четвертую входную шину, шину питания, нулевую шину, выходную шину. 2 ил.

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение надежности и уменьшение габаритов сумматора. Устройство содержит полевые транзисторы P-типа с первого по девятый, полевые транзисторы N-типа с десятого по восемнадцатый, входы слагаемых A и B, вход переноса C_IN, выводы питания высокого и низкого уровней напряжения, первый инвертор, выход которого является выходом сигнала переноса C_OUT, второй инвертор, выход которого является выходом результата сложения S, третий инвертор и двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ-ИЛИ. 1 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано для реализации цифровых схем высокой надежности. Техническим результатом является повышение надежности элемента при отказах транзистора за счет толерантности к однократным константным отказам входов элемента либо транзисторов. Устройство содержит 4 КМДП транзистора проводимости n-типа и 4 КМДП транзистора проводимости p-типа, которые включены между шиной питания и нулевой шиной, на затворы которых подаются входные сигналы. В итоге на выходе элемента реализуется базисная в смысле теоремы Поста логическая функция . 2 ил.

Изобретение относится к вычислительной технике и может быть использовано при построении многоразрядных быстродействующих сумматоров и АЛУ. Техническим результатом является повышение надежности и снижение габаритов устройства. Устройство содержит девять полевых транзисторов Р-типа, девять полевых транзисторов N-типа, двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, двухвходовой логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ, выводы питания для подачи напряжения высокого и низкого уровней, два инвертора. 1 ил., 1 табл.

Изобретение относится к вычислительной технике для использования в МДП интегральных схемах. Технический результат заключается в повышении быстродействия. Устройство содержит элементы И-НЕ (1, 2), выходы (13, 14) которых подключены к затворам логических транзисторов (Т) (7, 8) р-типа инвертирующего элемента (ИЭ) (3), которые включены параллельно между шиной питания (12) и выходом (18) устройства, причем элемент И-НЕ (1, 2) содержит ключевую цепь (6) на Т n-типа и включенных между шиной питания (12) и выходом данного элемента, предзарядовые Т (4) р-типа и Т (5) n-типа, затворы которых подключены соответственно к тактовой шине (11) и противофазной тактовой шине (15), а ИЭ (3) содержит включенные между нулевой шиной (19) и выходом (18) устройства тактовые Т (9) р-типа и Т (10) n-типа, затворы которых соединены соответственно с тактовой (11) и противофазной тактовой (15) шинами. Введение предзарядовых Т n-типа с противофазным тактированием ведет к компенсации дополнительных зарядов на емкостях выходов во время действия фронтов тактовых сигналов. Токи через проходные емкости предзарядовых Т n- и р-типа и тактовых Т n- и р-типа компенсируются, и полностью исключается отрицательное влияние фронтов тактовых сигналов на процесс переключения. 1 ил.

Изобретение относится к области вычислительной техники и может быть использовано в МДП интегральных схемах при реализации логических устройств. Устройство содержит элемент И-НЕ (1), инвертирующий элемент (ИЭ) (2), тактовые транзисторы (Т) (3) и (4) соответственно n-типа и р-типа, дополнительный Т (5) n-типа. Элемент И-НЕ (1) содержит предзарядовый Т (6) р-типа и ключевую цепь (7), выполненную на последовательно соединенных Т n-тина, затворы которых подключены к входам (8) устройства. Предзарядовый Т (6) включен между шиной питания (9) и выходом (10) элемента И-НЕ (1). Первый вывод (11) ключевой цепи (7) элемента И-НЕ (1) соединен с выходом (10) элемента И-НЕ (1), а второй вывод (12) через тактовый Т (3) соединен с нулевой шиной (13), тактовый Т (4) включен между шиной питания (9) и вторым выводом (12) ключевой цепи (7). Затворы тактовых Т (3, 4) и предзарядового Т (6) подключены к тактовой шине (14). ИЭ (2) содержит логический Т (15) р-типа, включенный между шиной питания (9) и выходом (16), и предзарядовый Т (17) n-типа, включенный между выходом устройства и нулевой шиной, затворы Т (15, 17) ИЭ (2) подключены соответственно к выходу (10) и к второму выводу (12) ключевой цепи (7). Дополнительный Т (5), затвор которого соединен с выходом (16) устройства, включен между выходом (10) устройства и вторым выводом (12) ключевой цепи (7). Технический результат - повышение быстродействия устройства. 1 ил.

Изобретение относится к вычислительной технике и может быть использовано при построении быстродействующих тактируемых запоминающих устройств большой емкости. Технический результат заключается в повышении надежности и уменьшении массогабаритных показателей. Дешифратор содержит полевые транзисторы первого и второго типа проводимости (8-19), нулевой прямой (1), нулевой инверсный (2) и первый, второй,..., n-ый (3) адресные входы, вход выбора режима (4), выводы питания первого (5) и второго (6) уровня напряжения, блок параллельно включенных n транзисторов (7) с каналом первого типа, затворы которых соединены с соответствующими n-ми входами (3), первый выходной буферный элемент (20), выход которого является первым выходом (21) дешифратора, второй выходной буферный элемент (22), выход которого является вторым выходом (23) дешифратора. 1 ил.

Изобретение относится к автоматике и вычислительной технике, обеспечивая функцию троичной логики. Технический результат заключается в повышении производительности устройств, унифицированных с микросхемами двоичной логики. Устройство «И» (фиг.3) содержит последовательно соединенные между шинами источников положительного (2) и отрицательного (3) напряжений питания логические элементы (ЛЭ) «И-HE» (12) двоичной логики и ЛЭ «ИЛИ-НЕ» (13), выполненные по КМОП-технологии, входы которых соединены с входными шинами (4, 5), а выходы (15, 16) - соответственно с первым и вторым входами элемента объединения (14), выход которого соединен с нагрузкой (7). Точка соединения выводов питания обоих ЛЭ (12, 13) подключена к общей шине (1). 2 з.п. ф-лы, 4 ил., 8 табл.

Изобретение относится к вычислительной технике. Технический результат заключается в расширении функциональных возможностей. Устройство содержит элементы И-НЕ (1-3) с выходами (10-12), логические элементы первого типа (4) второго типа (5), тактовые транзисторы (Т) (6, 7), предзарядовый Т (8), шину питания (9), нулевую шину (13), тактовую шину (14), входы (15-17) сигналов переменных, выходы (21, 25, 26, 29, 32) устройства, а также Т (18-20, 22-24) p-типа и Т (27, 28, 30, 31, 33) n-типа. В результате устройство реализует пять логических функций от шести переменных, в том числе 2И-ИЛИ, 2ИЛИ-И, 2И, 4И, 6И. При подключении затворов Т p-типа логических элементов (4, 5) к выходам элементов И-НЕ (1-3) может быть реализован другой набор пяти логических функций на тех же выходах устройства. Элементы И-НЕ (1-3) могут содержать более двух входов и несколько ключевых цепей, включенных параллельно, что позволит реализовать многофункциональные логические устройства от большего числа входных переменных сигналов. 1 ил.

Изобретение относится к области аналого-цифровой микроэлектроники и может быть использовано в прецизионных измерительных устройствах СВЧ диапазона. Техническим результатом является расширение полосы пропускания интегральной микросхемы устройства выборки и хранения (ИМС УВХ), а также повышение и стабилизация его коэффициента передачи. Технический результат достигается за счет изменения способа включения вспомогательного смесителя, а также за счет того, что ИМС УВХ содержит два четырехдиодных мостовых смесителя, накопительный конденсатор, формирователь стробимпульсов, буферный усилитель. 4 ил.

Изобретение относится к цифровой вычислительной технике и может быть использовано в КМДП интегральных схемах в качестве устройства логической обработки многоразрядных двоичных данных. Технический результат заключается в повышении быстродействия устройства при сравнении многоразрядных операндов. Устройство содержит k блоков сравнения, каждый из которых содержит три транзистора р-типа 6-8, тактовый транзистор n-типа 9, три инвертора 10-12 и m логических элементов, выполненных в виде одноразрядного элемента сравнения на шести транзисторах n-типа 23-28, а также содержит выходной блок 5, содержащий три транзистора р-типа 15-17, тактовый транзистор n-типа 18 и соответственно числу блоков сравнения k транзисторных звеньев, каждое из которых выполнено на трех транзисторах 19-21 n-типа. Устройство позволяет реализовать функцию полного сравнения операндов по критериям - "больше", "меньше", "равно". 2 ил.