полупроводниковая интегральная схема
Классы МПК: | H01L27/118 интегральные схемы на основе базового кристалла |
Автор(ы): | Кеннет Остин[GB] |
Патентообладатель(и): | Пилкингтон Микроэлектроникс Лимитед (GB) |
Приоритеты: |
подача заявки:
1991-04-02 публикация патента:
10.02.1998 |
Использование: в аналоговых системах. Сущность: интегральная микросхема содержит решетку (А) из аналоговых ячеек с изменяемой конфигурацией (CL), каждая из которых может соединяться с другими ячейками решетки при помощи цепей соединения (HB, VB). Каждая из ячеек может быть выборочно и отдельно отобрана с помощью сигналов отбора (SS) и (DD), поступающих с регистров сдвига (DSR, PSRV). После отбора ячейка (CL) формируется данными конфигурации (DD, AD), которые устанавливают ячейку к принятию конкретной электрической конфигурации, определяемой цифровыми данными (DD), и определяют различные программируемые резисторы и конденсаторы (P/res, P/cap) в ячейках с определенными параметрами при помощи аналоговых сигналов (AD). Данные конфигурации хранятся в оперативном запоминающем устройстве (RAM). Часть этих данных преобразовывается в цифровую форму с помощью цифроаналогового преобразователя (DAC). Схема управляется центральным устройством управления (CC) и способна принимать конфигурацию для определенного аналогового функционального назначения из всего множества возможных. Применение в схемотехнике делает возможным автоматическую компенсацию отклонений (допусков) изготовленных компонентов. 17 з.п. ф-лы, 31 ил.
Рисунок 1, Рисунок 2, Рисунок 3, Рисунок 4, Рисунок 5, Рисунок 6, Рисунок 7, Рисунок 8, Рисунок 9, Рисунок 10, Рисунок 11, Рисунок 12, Рисунок 13, Рисунок 14, Рисунок 15, Рисунок 16, Рисунок 17, Рисунок 18, Рисунок 19, Рисунок 20, Рисунок 21, Рисунок 22, Рисунок 23, Рисунок 24, Рисунок 25, Рисунок 26, Рисунок 27, Рисунок 28, Рисунок 29, Рисунок 30, Рисунок 31
Формула изобретения
1. Полупроводниковая интегральная схема, содержащая множество аналоговых ячеек, соединенных одна с другой посредством внутренних цепей и образующих сеть, причем каждая ячейка выполнена с множеством внутренних схемных элементов, схему выборки и обращения ячеек, выполненную со схемой управления и средством генерирования сигнала выборки ячеек, причем средство генерирования сигнала выборки ячеек соединено с внутренними цепями, отличающаяся тем, что каждая ячейка выполнена с переключающей схемой, соединенной с внутренними схемными элементами, а внутренние цепи соединяют ячейки и вход, на который поступают данные о состоянии конфигурации ячеек. 2. Схема по п. 1, отличающаяся тем, что сеть имеет первые информационные каналы (DD), выполненные с цепами переключающего воздействия (DD), присоединенными к каждой ячейке, а внутренние цепи выполнены с соединенными переключающими схемами (1S1, 1S2, 1S3, 1S0) в каждой ячейке. 3. Схема по п. 2, отличающаяся тем, что каждая переключающая схема (1S1, 1S2, 1S3, 1S0) выполнена со средством хранения конфигурационных данных (SRAM) и взаимосвязывающим трансзисторным переключателем (TR). 4. Схема по п. 2 или 3, отличающаяся тем, что внутренние цепи содержат глобальную систему взаимной связи (НВ, YВ) и локальную систему взаимной связи между выходом каждой ячейки (ОР) и входами (1Р1, 1Р2), соседних ячеек. 5. Схема по любому из пп. 1 4, отличающаяся тем, что аналоговые ячейки (CL) имеют усилитель (OА), программируемые аналоговые компоненты (P/res, Р/сар), переключающее средство (РТ), два входа и один выход. 6. Схема по любому из пп. 1 5, отличающаяся тем, что аналоговые ячейки (CL) имеют форму сетки (А) и соединены в ряды горизонтальными шинами и в столбцы вертикальными шинами. 7. Схема по п. 6, отличающаяся тем, что средство генерирования сигнала (PSRH, PSRY) имеет два программирующих сдвиговых регистра, присоединенных к схеме управления (СС) и соединенных с горизонтальной и вертикальной шинами соответственно. 8. Схема по п. 7, отличающаяся тем, что глобальная система взаимной связи имеет горизонтальные глобальные шины (НВ), идущие горизонтально между рядами аналоговых ячеек, и вертикальные глобальные шины (YВ), идущие вертикально между столбцами аналоговых ячеек. 9. Схема по п. 8, отличающаяся тем, что вертикальные и горизонтальные глобальные шины (YВ, НВ) по краям сети присоединены к переключающим блокам (ES). 10. Схема по п. 5, отличающаяся тем, что по крайней мере один из программируемых аналоговых компонентов аналоговой ячейки представляет собой программируемый резисторный компонент (Р/res) и представлен в виде пары согласованных характерных полевых транзисторов (МЗ, М4-М12, М13) с существенно идентичными электрофизическими параметрами, причем первый транзистор (М4-M13) является транзистором сравнения, а второй обеспечивает фактическую величину резистора. 11. Схема по п. 10, отличающаяся тем, что имеет дифференциальный усилитель ( N/CC, P/CC), при этом регулируемый источник постоянного тока (CCS) присоединен в виде нагруки к транзистору сравнения (М4-М13) с первым (1,5 В) и вторым (2,5 В) опорными потенциалами, причем транзистор сравнения (М4-М13) присоединен с образованием цепи отрицательной обратной связи у дифференциального усилителя (N/CC, P/CC). 12. Схема по п. 11, отличающаяся тем, что линейный резистор выполнен в виде дополняющей пары согласованных полевых транзисторов, причем вторые транзисторы каждой пары соединены параллельно. 13. Схема по п. 12, отличающаяся тем, что каждый программируемый резистор имеет резисторную сеть (R/B1K), включающая в себя совокупность пар (N-RE1, P-RE1.N/RE6, P/RE6) полевых транзисторов противоположной полярности и запоминающее средство (RAMB). 14. Схема по п. 5, отличающаяся тем, что сеть включает в себя вторые информационные каналы, связанные с аналоговыми ячейкаи (CL), и средство цифроаналогового преобразования, присоединенное к хранилищу конфигурационных данных и вторым информационным каналам (AD)15. Схема по пп. 11, 12, или 13 и 14, отличающаяся тем, что регулируемый источник постоянного тока присоединен к вторым информационным каналам (AD). 16. Схема по любому из пп. 1 15, отличающаяся тем, что имеет программируемые конденсаторные компоненты (Р/сaр), выполненные по крайней мере с одной конденсаторной умножительной схемой (М1, М2). 17. Схема по п. 16, отличающаяся тем, что каждый полевой транзистор протиповоложной полярности имеет присоединенную емкостную аналоговую запоминающую схему (N/STR, P/STR). 18. Схема по любому из пп. 1 17, отличающаяся тем, что внешний резистор (EPR1) и внешний конденсатор (ERC1) выполнены с возможностью их подключения к упомянутым аналоговым компонентам.
Описание изобретения к патенту
Изобретение относится к полупроводниковым интегральным микросхемам, нашедшим применение в аналоговых системах. Известные аналоговые микросхемы, например, графические эквалайзеры, музыкальные синтезаторы, фильтры специального назначения, анализаторы спектра и т.п. используют конструкцию и техническое исполнение, включающие применение дискретных компонентов, размещенных на печатных платах. Такие схемы обычно громоздки, трудоемки в производстве, ненадежны и, как следствие, относительно дороги. Аналоговые микросхемы вышеописанного типа изготавливаются в полупроводниковом интегральном исполнении, однако существуют трудности при использовании поточного промышленного производства при изготовлении интегральных микросхем с точными значениями резисторов и большими значениями емкостей. Тем не менее, интегральные микросхемы, такие как операционные усилители, генераторы и цепи фазовой автоподстройки существуют, но эти схемы имеют тот недостаток, что их надо специально изготавливать для каждого отдельного случая, что крайне дорого. Известна также полупроводниковая интегральная схема, описанная в заявке Великобритании и опубликованная по классу G 06 G 7/06, N 2016767,1982 г., которая содержит множество аналоговых ячеек, соединенных друг с другом посредством внутренних цепей и образующих сеть, причем каждая ячейка выполнена с множеством внутренних схемных элементов; схему выборки и обращения ячеек, выполненную со схемой управления и средством генерирования сигнала выборки, причем средство генерирования сигнала выборки ячеек соединено с внутренними цепями. Известной полупроводниковой интегральной схеме присущи недостатки, указанные выше. Задачей данного изобретения является преодоление указанных недостатков и проблем путем обеспечения относительно недорогих стандартных полупроводниковых интегральных микросхем, которые подходят для широкого применения, не требуя изменения в процессе изготовления таких интегральных микросхем. Техническая задача согласно этому изобретению решается за счет того, что в известной полупроводниковой интегральной микросхеме каждая ячейка выполнена с переключающей схемой, соединенной с внутренними схемными элементами, а внутренние цепи соединяют ячейки и вход, на который поступают данные о состоянии (конфигурации) ячеек; сеть имеет первые информационные каналы (DD), выполненные с цепями переключающего воздействия (DD), присоединенными в каждой ячейке, а внутренние цепи выполнены с соединенными переключающими схемами (ISI, IS2, IS3, IS0) в каждой ячейке; каждая переключающая схема (ISI, IS2, IS3, IS0) выполнена со средством хранения конфигурационных данных (SRAM) и взаимосвязывающим транзисторным переключателем (TP); внутренние цепи содержат глобальную систему взаимной связи (HB, YB) и локальную систему взаимной связи между выходом каждой ячейки (OP) и входами (IPI, IP2) соседних ячеек; аналоговые ячейки (CL) имеют усилитель (OA), программируемые аналоговые компоненты (P/res, P/cap), переключающее средство (PT), два входа и один выход; аналоговые ячейки (CL) имеют форму сетки (A) и соединены в ряды горизонтальными шинами и в столбцы вертикальными шинами; средство генерирования сигнала (PSRH, PSRY) имеет два программирующих сдвиговых регистра, присоединенных к схеме управления (CC) и соединенных с горизонтальной и вертикальной шинами соответственно; глобальная система взаимной связи имеет горизонтальные глобальные шины (HB), идущие горизонтально между рядами аналоговых ячеек, и вертикальные глобальные шины (YB), идущие вертикально между столбцами аналоговых ячеек; вертикальные и горизонтальные глобальные шины (YB, HB) по краям сети присоединены к переключающим блокам (ES); по крайней мере один из программируемых аналоговых компонентов аналоговой ячейки представляет собой программируемый резисторный компонент (P/res) и представлен в виде пары согласованных характерных полевых транзисторов (M3, M4, M12, M13) с существенно идентичными электрофизическими параметрами, причем первый транзистор (M4-M13) является транзистором сравнения, а второй обеспечивает фактическую величину резистора; имеется дифференциальный усилитель (N/CC, P/CC), при этом регулируемый источник постоянного тока (CCS) присоединен в виде нагрузки к транзистору сравнения (M4-M13) с первым (1,5 В) и вторым (2,5 В) опорными потенциалами, причем транзистор сравнения (M4-M13) присоединен с образованием цепи отрицательной обратной связи у дифференциального усилителя (N/CC, P/СС); линейный резистор выполнен в виде дополнительной пары согласованных полевых транзисторов, причем вторые транзисторы каждой пары соединены параллельно; каждый программируемый резистор имеет резисторную сеть (R/BLK), включающую в себя совокупность пар (N-REI, P-REI...N/PE6, P/RE6) полевых транзисторов противоположной полярности и запоминающее средство (RAMB); сеть включает в себя вторые информационные каналы, связанные с аналоговыми ячейками (CL), и средство цифроаналогового преобразования, присоединенное к хранилищу конфигурационных данных и вторым информационным каналом (AD); регулируемый источник постоянного тока присоединен к вторым информационным каналам (AD); имеются программируемые конденсаторные компоненты (P/cap), выполненные по крайней мере с одной конденсаторной умножительной схемой (M1, M2); каждый транзистор противоположной полярности имеет присоединенную емкостную аналоговую схему (N/STR, P/STR), а внешний резистор (EPRI) и внешний конденсатор (ERCI) выполнены с возможностью их подключения к упомянутым аналоговым компонентам. Согласно введению вышеперечисленных конструктивных особенностей в полупроводниковую интегральную схему обеспечивается достижениt технического результата в предложенном изобретении. Изобретение будет более понятно из нижеследующего описания нескольких вариантов, вместе с прилагаемыми чертежами. На фиг. 1 представлено схематическое изображение полупроводниковой интегральной микросхемы в форме линейной решетки согласно данному изобретению; на фиг. 2 - схема основной ячейки и увеличенных ячеек в линейной решетке; на фиг. 3 - схема основной ячейки; на фиг. 4 - схема увеличения ячейки; на фиг. 5 - часть решетки, где более подробно изображена общая схема соединения; на фиг. 6 - схема соединений вокруг основной ячейки; на фиг. 7 - схема соединений вокруг увеличенной ячейки; на фиг. 8 - в деталях переключатели соединений; на фиг. 9 - программируемая схема переключения с пропускным транзистором, управляемым ячейкой памяти оперативного запоминающего устройства; на фиг. 10 - ячейка схемы операционного усилителя; на фиг. 11 - схема цепи программируемого резистора; на фиг. 12 - схема программируемого резистора; на фиг. 13 - схема блока программируемого резистора; на фиг. 14 - программируемый резистор канала "п-типа" устройства переключения; на фиг. 15 - программируемый резистор канала "р-типа" устройства переключения; на фиг. 16 - схема программируемого резистора; на фиг. 17 - подробная схема программируемого резистора с каналом "n-типа"; на фиг. 18 - подробная схема программируемого резистора с каналом "p-типа"; на фиг. 19 - семейство кривых разряда; на фиг. 20 - принципиальная схема аналоговой программирующей схемы; на фиг. 21 и 22 - составляющие фиг. 23 показывают более подробно принципиальную схему типовой основной ячейки и ее схему программирования; на фиг. 24 - принципиальная схема многоконденсаторной цепи; на фиг. 25 - принципиальная схема конденсаторной цепи компенсации; на фиг. 26 - детальная схема аналогового буфера, используемого в цепи на фиг. 24; на фиг. 27 - подробная схема "p-канальной" управляющей цепи/дифференциальный усилитель; на фиг. 28 - подробная схема "n-канальной" управляющей цепи/дифференциальный усилитель; на фиг. 29 - принципиальная схема периферийного устройства ввода/вывода с программируемым коэффициентом передачи; на фиг. 30 - принципиальная схема фильтра низких частот, и на фиг. 31 - схема с фиг. 30, выполненная внутри решетки. Согласно фиг. 1-31 полупроводниковая интегральная схема содержит множество аналоговых ячеек, соединенных друг с другом посредством внутренних цепей и образующих сеть, причем каждая ячейка выполнена с множеством внутренних схемных элементов; схему выборки и обращения ячеек, выполненную со схемой управления и средством генерирования сигнала выборки ячеек, причем средство генерирования сигнала выборки ячеек соединено с внутренними цепями, каждая ячейка выполнена с переключающей схемой, соединенной с внутренними схемными элементами, а внутренние цепи соединяют ячейки и вход, на который поступают данные о состоянии (конфигурации) ячеек; сеть имеет первые информационные каналы (DD), выполненные с цепями переключающего воздействия (DD), присоединенными к каждой ячейке, а внутренние цепи выполнены с соединенными переключающими схемами (ISI, IS2, IS3, IS0) в каждой ячейке; каждая переключающая схема (ISI, IS2, IS3, IS0) выполнена со средством хранения конфигурационных данных (SRAM) и взаимосвязывающим транзисторным переключателем (TR);внутренние цепи содержат глобальную систему взаимной связи (HB, YB) и локальную систему взаимной связи между выходом каждой ячейки (OP) и входами (IPI, IP2) соседних ячеек; аналоговые ячейки (CL) имеют усилитель (OA), программируемые аналоговые компоненты (P/res, P/cap), переключающее средство (PT), два входа и один выход; аналоговые ячейки (CL) имеют форму сетки (A) и соединены в ряды горизонтальными шинами и в столбцы вертикальными шинами; средство генерирования сигнала (PSRH, PSRY) имеет два программирующих сдвиговых регистра, присоединенных к схеме управления (CC) и соединенных с горизонтальной и вертикальной шинами соответственно; глобальная система взаимной связи имеет горизонтальные глобальные шины (HB), идущие горизонтально между рядами аналоговых ячеек, и вертикальные глобальные шины (YB), идущие вертикально между столбцами аналоговых ячеек; вертикальные и горизонтальные глобальные шины (YB, HB) по краям сети присоединены к переключающим блокам (ES); по крайней мере один из программируемых аналоговых компонентов аналоговой ячейки представляет собой программируемый резисторный компонент (P/res) и представлен в виде пары согласованных характерных полевых транзисторов (M3, M4-M12, M13) с существенно идентичными электрофизическими параметрами, причем первый транзистор (M4-M13) является транзистором сравнения, а второй обеспечивает фактическую величину резистора; имеет дифференциальный усилитель (N/CC, P/CC), при этом регулируемый источник постоянного тока (CCS) присоединен в виде нагрузки к транзистору сравнения (M4-M13) с первым (1,5 В) и вторым (2,5 В) опорными потенциалами, причем транзистор сравнения (M4-M13) присоединен с образованием цепи отрицательной обратной связи у дифференциального усилителя (N/CC, P/CC); линейный резистор выполнен в виде дополняющей пары согласованных полевых транзисторов, причем вторые транзисторы каждой пары соединены параллельно;
каждый программируемый резистор имеет резисторную сеть (R/BLK), включающую в себя совокупность пар (N-REL, P-REI...N/RE6, P/RE6) полевых транзисторов противоположной полярности и запоминающее средство (RAMB); сеть включает в себя вторые информационные каналы, связанные с аналоговыми ячейками (CL), и средство цифроаналогового преобразования, присоединенное к хранилищу конфигурационных данных и вторым информационным каналом (AD); регулируемый источник постоянного тока присоединен к вторым информационным каналам (AD); имеет программируемые конденсаторные компоненты (P/cap), выполненные по крайней мере с одной конденсаторной умножительной схемой (M1, M2); каждый полевой транзистор противоположной полярности имеет присоединенную емкостную аналоговую запоминающую схему (N/STR, P/STR), а внешний резистор (EPRI) и внешний конденсатор (ERCI) выполнены с возможностью их подключения к упомянутым аналоговым компонентам. Это изобретение обеспечивает типичное построение программируемой линейной решетки, содержащей операционные усилители, использующие полупроводниковые МОП-полевые транзисторы, конденсаторы, резисторы, резисторы зависящие от напряжения, и переключателя, выполненные в полупроводниковой интегральной форме. Решетка содержит сорок девять ячеек (28 основных и 21 увеличенных), включающих операционные усилители с изменяемым подсоединением, позволяющим пользователю реализовать сложные аналоговые функциональные схемы. Программируемые резисторы и конденсаторы служат для обеспечения разработчиками возможности создания различных аналоговых схем. Из чертежей становится понятно, что все буквенные обозначения RN на чертежах соответствуют двум узлам программируемого резистора. На фиг. 1 видно, что ячейки CL составлены в столбцы, образуя решетку семь на семь, и эти ячейки соединяются при помощи цепи соединения. Цепь соединения содержит линии шин, идущих вертикально и горизонтально между рядами и столбцами ячеек. Четыре общие линии шин VB (фиг. 5) идут вертикально между столбцами ячеек, и две общие линии шин HB (фиг. 5) проходят горизонтально между рядами. Ячейки могут быть прямо подсоединены к каждой из этих шин при помощи переключающих элементов IS1, IS2, IS3 и IS0. Кроме того, на краях решетки блоки переключения (обозначенные ES на фиг. 5) позволяют прямо подключать горизонтальные и вертикальные шины. Более ста 5-нанофарадных конденсаторов может быть выполнено при использовании многоконденсаторной технологии, и более двухсот резисторов может быть запрограммировано в диапазоне значений между 10 и 640 килоомами. Функции умножителя могут быть выполнены, используя комбинации резисторов, зависящих от напряжения и операционных усилителей. Допустимые отклонения при производстве компонентов могут автоматически компенсироваться для надежной работы. Все внутренние программируемые резисторы и конденсаторы компенсируются одним внешним резистором и конденсатором. Устройство является подходящим для использования в широком диапазоне аналоговых функций, включая замещение большинства существующих низкочастотных аналоговых интегральных микросхем (IC), и обеспечивает высокий уровень интеграции, используя новую схемотехнику. Аналоговые интегральные микросхемы, требующие высоких значений емкостей и сопротивлений, имеют ограниченную степень интеграции вследствие того, что очень большая площадь кремния требуется для изготовления этих пассивных компонентов (элементов). Например, один однонанофарадный конденсатор обычно занимает всю площадь кристалла. Поэтому программируемые резисторы обычно выполняются с использованием метода переключаемых конденсаторов. Однако этот подход имеет ограниченное применение для программируемых устройств, так как каждый резистор требует отдельного источника импульсов для получения подходящего сопротивления. Более того, метод переключаемых конденсаторов снижает широкополосность устройства. Ниже перечислены некоторые типичные аналоговые функциональные устройства, использующие эту схему:
Графические эквалайзеры
Звуковые музыкальные синтезаторы
Звуковые микшерские пульты
Фильтры специального назначения
Анализаторы спектра
Генераторы сигналов
Макетирование
Автоматическая телефонная связь
Замещение НЧ линейных интегральных микросхем
Образование
На фиг. 1 показано устройство в плане. Устройство содержит решетку A из программируемых аналоговых ячеек CL, каждая из которых содержит динамическую аналоговую схемотехнику, что требует регенерации для поддержания конфигурации схемы и значения компонентов. Данные конфигурации содержатся в оперативном запоминающем устройстве (ОЗУ) емкостью 4800 бит на кристаллах. Этот источник данных конфигурации постоянно считывается для обеспечения регенерации. Данные конфигурации, которые записываются в оперативное запоминающее устройство ОЗУ, могут изменяться от внешнего источника для получения новой схемы, которая требуется, внутри решетки. Если потребуется, после отключения питания питание оперативного запоминающего устройства ОЗУ для хранения данных конфигурации схемы может осуществляться от батареи. Миниатюрная батарея питания может быть размещена внутри интегральной микросхемы. Данные конфигурации схемы определяют последовательность выбора внутренних соединений ячеек CL при помощи программирующих регистров сдвига PSRH и PSRV под управлением устройства управления CC. Эти данные конфигурации подаются к соединяющим элементам и программируемым элементам и программируемым элементам в цифровой форме по первым каналам передачи данных DD. Значения компонентов, записанные в цифровой форме в оперативное запоминающее устройство ОЗУ, подаются к программируемым элементам по вторым каналам передачи данных AD в аналоговой форме, полученной через цифроаналоговый преобразователь ЦАП. Каждый программируемый элемент имеет отдельную адресуемую схему выборки и хранения, например, переключателя M1 и M2, вместе с аналоговой схемой записи N/STR и P/STR, и данные конфигурации записываются в каждую схему выборки и хранения последовательно. Хотя в настоящем варианте изобретения программирующие регистры сдвига PSRH и PSRV, цифроаналоговый преобразователь ЦАП, оперативное запоминающее устройство ОЗУ и схема управления CC выполнены в полупроводниковой интегральной микросхеме в виде решетки из ячеек, возможно, если потребуется, включить эти компоненты в отдельную интегральную микросхему. Схема выборки и хранения /N/STR, P/STR/ управляет программируемым резистором, зависящим от напряжения, и каждый резистор отдельно компенсируется, делая поправку на отклонения при производстве и температурные изменения. Каждый программируемый резистор выполняется как пара (комплементарная пара) МОП-транзисторов. Каждый транзистор пары имеет второй согласованный транзистор, образуя часть схемы, фазовой автоподстройки, управляемой напряжением. Конденсаторы выполняются со значениями 5 пикофарад. Значение этих конденсаторов затем умножаются в каждом случае двумя преобразователями сопротивления до конечного значения в 5 нанофарад. Каждая стадия (х33) содержит буфер и два программируемых резистора. В решетке находятся двадцать восемь основных ячеек от BCI до BC28 и двадцать одна расширенная ячейка от ECI до EC21 (фиг. 2). Каждая основная ячейка BC (фиг. 3) содержит один операционный усилитель общего назначения ОУ (OA), четыре программируемых резистора п/рез и два программируемых конденсатора а/кон. Каждая расширенная ячейка EC (фиг. 4) содержит один быстродействующий операционный усилитель ОУ, четыре программируемых резистора п/рез, два программируемых конденсатора п/кон, и один резистор, зависящий от напряжения VDR, который может служить в качестве аналогового переключателя. Как основные ячейки BC, так и расширенные ячейки EC инвертирующий вход NP и неинвертирующий вход NIIP, и каждая объединяет напряжение смещения BS вместе с источником опорного напряжения VPEF. Выход OP осуществляется из каждой ячейки с помощью операционного усилителя OA. Каждый операционный усилитель OA расширенной ячейки может также использоваться как компаратор, линейный интегратор, или как умножитель, когда он применяется вместе с резистором, зависящим от напряжения, или с аналоговым переключателем. Это особенно полезно при сжатии, управления усилением и модуляции. Фиг. 10 показывает схему операционного усилителя ячейки стандартного типа, включающего полевые транзисторы МОП-типа, как с n-, так и с p-проводимостью, и имеющего не инвертирующий вход NIIP, инвертирующий вход NP и выход OP. VSS и VDD представляют собой источники напряжения, а BS является напряжением смещения. Используя резисторы, зависящие от напряжения, VDR в расширенных ячейках EC, внешние напряжения EC могут прикладываться к узлу резистора, зависящего от напряжения VDRN (фиг. 7) для управления характеристиками внутренней схемы в пределах ячейки EC. Например, при использовании решетки для выполнения двадцатиканального графического эквалайзера внешние потенциометры не будут нести аудиосигналы к и от решетки, а только управляющие напряжения. Схема соединений. В то время, как каждая ячейка может быть сформирована для требуемого функционального использования схемы путем программирования внутренних резисторов и конденсаторов и соединения источников через каналы передачи сигналов с использованием пропускных транзисторов PT, в пределах решетки существует общая система соединений, состоящая из металлизированных соединительных дорожек, которые используются для соединения ячеек на всех расстояниях внутри решетки, т. е. не соседних ячеек. Местные соединения организованы через местную систему соединений, где выход каждой ячейки соединяется с входом каждой соседней ячейки в пределах решетки. Фиг. 5, фиг. 6 и 7 показывают общую систему соединений и местную систему соединений для основной BC и расширенной EC ячеек соответственно. Фиг. 8 подробно показывает схему переключения соединения IS. Каждое соединение физически связано с каждой ячейкой, используя пару пропускных транзисторов n- и p-проводимости, управляемых с помощью переключающего запоминающего устройства в форме статического оперативного запоминающего устройства SRAM. Фиг. 9 показывает пропускной транзистор TP и связанное с ним оперативное запоминающее устройство SRAM, образующих программируемую схему переключений. Шины данных или тракты управления переключением, образующие часть вышеупомянутых первых каналов передачи данных, для управления этой схемой переключения, обозначены буквами D и

Класс H01L27/118 интегральные схемы на основе базового кристалла