триггерное устройство

Формула изобретения

Триггерное устройство, содержащее первый RS-триггер, входы установки и сброса которого соединены соответственно с первыми выводами первого и второго резисторов и через соответственно первый и второй конденсаторы с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и соединены с входной шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, элемент И-НЕ, третий резистор, отличающееся тем, что введены второй RS-триггер, первый и второй диоды, первый и второй элементы ИЛИ-НЕ, выходы которых соединены соответственно со вторыми выводами первого и второго резисторов, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса содержат по одной обмотке, средние точки которых соединены через третий резистор, выходы обмоток первого и второго элементов памяти соединены соответственно с первым и вторым входами элемента И-НЕ, выход которого соединен со вторыми входами первого и второго элементов ИЛИ-НЕ, первые входы которых соединены с входами обмоток второго и первого элементов памяти соответственно, с инверсным и прямым выходами второго RS-триггера, с анодами второго и первого диодов, катоды которых подключены к средним точкам обмоток второго и первого элементов памяти соответственно, входы установки и сброса второго RS-триггера соединены соответственно с выходами второго и первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй RS-триггеры выполнены на элементах ИЛИ-НЕ.

Описание изобретения к патенту

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления.

Известно триггерное устройство (см. авторское свидетельство СССР №1753919 от 05.10.90, МКИ Н 03 К 3/037, "Триггерное устройство", авторы Л.Б.Егоров, Г.И.Шишкин, опубл. 10.09.97, бюл. №25), содержащее первый и второй элементы памяти на магнитных сердечниках, выходы обмоток считывания которых соединены с общей шиной, входы обмоток записи соединены соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого подключены к входной шине и выходу RS-триггера соответственно, входы установки и сброса которого соединены через соответственно первый и второй резисторы с входами обмоток считывания первого и второго элементов памяти соответственно. Первый вход блока управления соединен с входной шиной, второй и третий входы блока управления соединены соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а первый и второй выходы блока управления соответственно через третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти.

Недостатком данного триггерного устройства является сравнительно большой ток потребления от источника питания.

Известно триггерное устройство (см. патент РФ №2106742 от 16.08.95, МКИ Н 03 К 3/286, "Триггерное устройство", авторы Е.И.Рыжаков, Г.И.Шишкин, опубл. 10.03.98, бюл. №7), который является наиболее близким по технической сущности к заявляемому объекту и выбран в качестве прототипа, содержащее RS-триггер, входы установки и сброса которого соединены с первыми выводами первого и второго резисторов соответственно и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых подключены к входной шине триггерного устройства, а выходы соединены с входами обмоток записи соответственно первого и второго элементов памяти на магнитных сердечниках, входы обмоток считывания которых соединены с общей шиной, первый и второй элементы И-НЕ, третий и четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, третий, четвертый, пятый и шестой резисторы. RS-триггер выполнен на элементах И-НЕ. Выходы первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми входами соответственно третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых через соответственно третий и четвертый резисторы соединены с выходами обмоток записи соответственно первого и второго элементов памяти, выходы обмоток считывания которых через соответственно пятый и шестой резисторы соединены с первыми входами соответственно первого и второго элементов И-НЕ, выходы которых соединены со вторыми выводами соответственно второго и первого резисторов и со вторыми входами соответственно четвертого и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Вторые входы первого и второго элементов И-НЕ объединены и подключены к входной шине триггерного устройства.

Недостатком прототипа является сравнительно большой ток потребления от источника питания.

Задачей, решаемой заявляемым изобретением, является уменьшение тока потребления от источника питания.

Указанный технический результат достигается тем, что триггерное устройство содержит первый RS-триггер, входы установки и сброса которого соединены соответственно с первыми выводами первого и второго резисторов и через соответственно первый и второй конденсаторы - с общей шиной, а прямой и инверсный выходы соединены с первыми входами соответственно первого и второго элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и соединены с входной шиной, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса, элемент И-НЕ, третий резистор. Новым является то, что дополнительно введены второй RS-триггер, первый и второй диоды, первый и второй элементы ИЛИ-НЕ, выходы которых соединены соответственно со вторыми выводами первого и второго резисторов, первый и второй элементы памяти на магнитных сердечниках с прямоугольной петлей гистерезиса содержат по одной обмотке, средние точки которых соединены через третий резистор, выходы обмоток первого и второго элементов памяти соединены соответственно с первым и вторым входами элемента И-НЕ, выход которого соединен со вторыми входами первого и второго элементов ИЛИ-НЕ, первые входы которых соединены с входами обмоток второго и первого элементов памяти соответственно, с инверсным и прямым выходами второго RS-триггера, с анодами второго и первого диодов, катоды которых подключены к средним точкам обмоток второго и первого элементов памяти соответственно, входы установки и сброса второго RS-триггера соединены соответственно с выходами второго и первого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй RS-триггеры выполнены на элементах ИЛИ-НЕ.

Указанная совокупность существенных признаков позволяет уменьшить ток потребления триггерного устройства от источника питания за счет возможности уменьшения тока подмагничивания сердечников путем увеличения количества витков в обмотках записи элементов памяти.

На чертеже приведена принципиальная электрическая схема триггерного устройства. Триггерное устройство содержит элементы 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, RS-триггеры 3 и 16, элементы 4 и 8 памяти на магнитных сердечниках с прямоугольной петлей гистерезиса с одной обмоткой, имеющей отвод от средней точки, диоды 5 и 6, резисторы 7, 12 и 13, элемент 9 И-НЕ, элементы 10 и 11 ИЛИ-НЕ, конденсаторы 14 и 15, входную шину 21 и общую шину 22. RS-триггер 3 содержит элементы 17 и 18 ИЛИ-НЕ, при этом первые входы элементов 17 и 18 ИЛИ-НЕ являются соответственно входами сброса и установки RS-триггера 3, выходы элементов 17 и 18 ИЛИ-НЕ являются соответственно прямым и инверсным выходами RS-триггера 3, вторые входы элементов 17 и 18 ИЛИ-НЕ соединены соответственно с выходами элементов 18 и 17 ИЛИ-НЕ. RS-триггер 16 содержит элементы 19 и 20 ИЛИ-НЕ, при этом первые входы элементов 19 и 20 ИЛИ-НЕ являются соответственно входами сброса и установки RS-триггера 16, выходы элементов 19 и 20 ИЛИ-НЕ являются соответственно прямым и инверсным выходами RS-триггера 16, вторые входы элементов 19 и 20 ИЛИ-НЕ соединены соответственно с выходами элементов 20 и 19 ИЛИ-НЕ. Выходы элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с входами сброса и установки RS-триггера 3, прямой выход которого соединен с первым входом элемента 10 ИЛИ-НЕ, с входом обмотки элемента 4 памяти и с анодом диода 5, катод которого соединен со средней точкой обмотки элемента 4 памяти и через резистор 7 - со средней точкой обмотки элемента 8 памяти и с катодом диода 6, анод которого соединен с входом обмотки элемента 8 памяти, с инверсным выходом RS-триггера 3 и с первым входом элемента 11 ИЛИ-НЕ. Выходы обмоток элементов 4 и 8 памяти соединены соответственно с первым и вторым входами элемента 9 И-НЕ, выход которого соединен с вторыми входами элементов 10 и 11 ИЛИ-НЕ. Вход сброса RS-триггера 16 через резистор 12 подключен к выходу элемента 10 ИЛИ-НЕ и через конденсатор 14 - к общей шине 22. Вход установки RS-триггера 16 через резистор 13 подключен к выходу элемента 11 ИЛИ-НЕ и через конденсатор 15 - к общей шине 22. Прямой и инверсный выходы RS-триггера 16 соединены соответственно с первыми входами элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых объединены и соединены с входной шиной 21.

Триггерное устройство работает следующим образом. При включении питания триггерное устройство установится в состояние, соответствующее состоянию элементов 4, 8 памяти, которое они приобрели в предыдущем цикле работы. Рассмотрим случай, когда элементы 4 и 8 памяти были намагничены в состояние логического "0", что соответствует направлению протекания тока в обмотке элемента 4 памяти от входа к средней точке, а в обмотке элемента 8 памяти - от средней точки к ее входу (входы обмоток помечены на чертеже знаком *). В отсутствие тактового сигнала на входной шине 21 присутствует сигнал логического "0". Если, например, после включения питания, когда конденсаторы 14 и 15 разряжены, RS-триггер 16 установился в нулевое состояние, при котором на его прямом выходе (Q) - сигнал логического "0", на его инверсном выходе ( ) - сигнал логической "1", на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ установятся соответственно сигналы логического "0" и логической "1", под действием которых на прямом выходе (Q) RS-триггера 3 установится сигнал логической "1", а на инверсном выходе ( ) и на выходе элемента 10 ИЛИ-НЕ - сигнал логического "0". В полуобмотках элементов памяти 4 и 8 потечет ток направлением от прямого выхода RS-триггера 3 через резистор 7 к инверсному выходу RS-триггера 3, направление этого тока совпадает с направлением намагниченности элементов памяти 4 и 8. Амплитуда импульса напряжения на выходе обмотки элемента 4 памяти, с учетом того, что напряжение на полуобмотке, то есть между входом и средней точкой, шунтируется диодом 5, будет составлять Е-2Uд (уровень логической "1"), где Е - напряжение питания, Uд - падение напряжения на открытом диоде 5 (при равенстве числа витков в полуобмотках элементов 4 и 8 памяти, то есть при равенстве числа витков между входом и средней точкой и между средней точкой и выходом обмотки). На выходе обмотки элемента 8 памяти возникнет импульс помехи положительной полярности, который может достигать уровня логической "1" и вызван непрямоугольностью петли гистерезиса сердечника. Таким образом, во время протекания переходных процессов на выходе элемента 9 И-НЕ может кратковременно сформироваться сигнал логического "0", а на выходе элемента 11 ИЛИ-НЕ - сигнал логической "1". Однако указанный сигнал подавляется интегрирующей цепочкой, состоящей из резистора 13 и конденсатора 15 и состояние RS-триггера 16 сохраняется. После завершения переходных процессов на выходах обмоток элементов 4 и 8 памяти установятся соответственно сигналы логической "1" и логического "0", следовательно, на выходе элемента 9 И-НЕ - сигнал логической "1" и на выходе элемента 11 ИЛИ-НЕ - сигнал логического "0", конденсаторы 14 и 15 разряжены, состояние RS-триггера 16 сохраняется. Таким образом, триггерное устройство приобретет устойчивое состояние логического "0".

Если после включения питания, когда конденсаторы 14 и 15 разряжены, RS-триггер 16 установился в единичное состояние, при котором на его прямом выходе (Q) - сигнал логической "1", а на инверсном выходе ( ) - сигнал логического "0", то на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ установятся соответственно сигналы логической "1" и логического "0", под действием которых на прямом выходе (Q) RS-триггера 3 установится сигнал логического "0", на инверсном выходе ( ) - сигнал логической "1", под действием которого на выходе элемента 11 ИЛИ-НЕ установится сигнал логического "0". В полуобмотках элементов 4 и 8 памяти потекут токи, направление которых не совпадает с направлением намагниченности сердечников элементов памяти 4 и 8, при этом первоначально напряжение на выходе обмотки элемента 8 памяти, с учетом шунтирующего влияния диода 6, равно Е-2Uд, а на выходе обмотки элемента 4 памяти - напряжение, близкое к Е. Последнее обстоятельство объясняется тем, что значение сопротивления резистора 7 выбирается с таким расчетом, чтобы при перемагничивании сердечников в направлении, когда диоды не оказывают шунтирующего влияния, в полуобмотках элементов памяти возникал импульс напряжения амплитудой, близкой к Е/2. В результате, на обоих входах элемента 9 И-НЕ действуют сигналы логической "1" и на его выходе устанавливается сигнал логического "0", который поступает на вторые входы элементов 10 и 11 ИЛИ-НЕ. Элемент 11 ИЛИ-НЕ закрыт по первому входу сигналом логической "1" с инверсного выхода RS-триггера 3, поэтому на его выходе сохраняется сигнал логического "0", на выходе элемента 10 ИЛИ-НЕ устанавливается сигнал логической "1", поскольку на его первом входе также действует сигнал логического "0" с прямого выхода RS-триггера 3. После заряда конденсатора 14 RS-триггер 16 переключается в состояние, при котором на его прямом выходе установится сигнал логического "0", на инверсном выходе - сигнал логической "1". На выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ установятся соответственно сигналы логического "0" и логической "1", под действием которых на прямом выходе (Q) RS-триггера 3 установится сигнал логической "1", на инверсном выходе ( ) - сигнал логического "0". В полуобмотках элементов 4 и 8 памяти потекут токи, направление которых совпадает с направлением намагниченности сердечников элементов памяти 4 и 8, при этом на выходе обмотки элемента 4 памяти устанавливается сигнал логической "1", на выходе обмотки элемента 8 памяти - сигнал логического "0" и соответственно на выходе элемента 9 И-НЕ устанавливается сигнал логической "1", под действием которого на выходах элементов 10 и 11 ИЛИ-НЕ устанавливается сигнал логического "0", конденсатор 14 разряжается и триггерное устройство приобретает устойчивое состояние логического "0" в соответствии с направлением намагниченности сердечников элементов памяти 4 и 8.

Для переключения триггерного устройства на входную шину 21 подается тактовый сигнал с уровнем логической "1". При этом, если триггерное устройство находится в состоянии логического "0", на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливаются соответственно сигналы логической "1" и логического "0", под действием которых на прямом выходе (Q) RS-триггера 3 установится сигнал логического "0", на инверсном выходе ( ) - сигнал логической "1", под действием которого на выходе элемента 11 ИЛИ-НЕ установится сигнал логического "0". В полуобмотках элементов 4 и 8 памяти потекут токи, направление которых не совпадает с направлением намагниченности сердечников элементов памяти 4 и 8, при этом первоначально, во время протекания переходных процессов, на выходах обмоток элементов 4 и 8 памяти устанавливаются сигналы с уровнем логической "1", на выходе элемента 9 И-НЕ соответственно формируется сигнал логического "0", на выходе элемента 10 ИЛИ-НЕ устанавливается сигнал логической "1", под действием которого заряжается конденсатор 14 и происходит подтверждение нулевого состояния RS-триггера 16. После перемагничивания сердечников напряжение на выходе обмотки элемента 4 памяти снижается до уровня логического "0", на выходе элемента 9 И-НЕ устанавливается сигнал логической "1", на выходе элемента 10 ИЛИ-НЕ устанавливается сигнал логического "0", под действием которого конденсатор 14 разряжается, однако это не влияет на состояние RS-триггера 16, он по-прежнему сохраняет нулевое состояние. К моменту окончания тактового сигнала на входной шине 21 перемагничивание сердечников элементов 4 и 8 памяти завершается и на выходе обмотки элемента 4 памяти присутствует сигнал логического "0", на выходе обмотки элемента 8 памяти - сигнал логической "1", остальные элементы сохраняют свои состояния. После окончания действия тактового сигнала на выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливаются соответственно сигналы логического "0" и логической "1", RS-триггер 3 возвращается в состояние, при котором на его прямом выходе устанавливается сигнал логической "1", на инверсном - сигнал логического "0" и в полуобмотках элементов 4 и 8 памяти потекут токи направлением от прямого выхода RS-триггера 3 к инверсному. Направление указанных токов не совпадает с направлением намагниченности сердечников элементов памяти 4 и 8, при этом на выходах обмоток элементов 4 и 8 памяти устанавливаются сигналы с уровнем логической "1" и на выходе элемента 9 И-НЕ соответственно формируется сигнал логического "0". Элемент 10 ИЛИ-НЕ в это время закрыт сигналом логической "1" с прямого выхода RS-триггера 3, а на выходе элемента 11 ИЛИ-НЕ устанавливается сигнал логической "1", под действием которого происходит заряд конденсатора 15 до уровня логической "1", и далее RS-триггер 16 переключается в состояние, при котором на его прямом выходе устанавливается сигнал логической "1", на инверсном - сигнал логического "0". На выходах элементов 1 и 2 ИСКЛЮЧАЮЩЕЕ ИЛИ устанавливаются соответственно сигналы логической "1" и логического "0", RS-триггер 3 переключается в состояние, при котором на его прямом выходе устанавливается сигнал логического "0", на инверсном - сигнал логической "1" и в полуобмотках элементов 4 и 8 памяти потекут токи, направлением от инверсного выхода RS-триггера 3 к его прямому выходу. Направление указанных токов совпадает с направлением намагниченности сердечников элементов памяти 4 и 8, при этом на выходах обмоток элементов 4 и 8 памяти устанавливаются соответственно сигналы логического "0" и логической "1", на выходе элемента 9 И-НЕ соответственно формируется сигнал логической "1", на выходах элементов 10 и 11 ИЛИ-НЕ устанавливаются сигналы логического "0". Происходит разряд конденсатора 15, однако, это не влияет на состояние RS-триггера 16. Таким образом, триггерное устройство приобретет новое устойчивое состояние логической "1". Аналогичным образом происходит переключение триггерного устройства из состояния логической "1" в состояние логического "0".

Восстановление состояния триггерного устройства, если произойдет его сбой под действием помехи в режиме хранения информации, осуществляется в соответствии с состоянием элементов 4 и 8 памяти аналогично тому, как происходит его восстановление при включении напряжения питания.

Нормальная работа триггерного устройства обеспечивается при равенстве числа витков в полуобмотках элементов 4 и 8 памяти, при этом одна полуобмотка (между входом и средней точкой обмотки) по аналогии с прототипом выполняет роль обмотки записи, а обе включенные последовательно полуобмотки выполняют роль обмотки считывания. В схеме прототипа для ее нормального функционирования обмотка считывания должна содержать примерно в 2 раза больше витков, чем обмотка записи, следовательно, в заявляемом устройстве, с учетом совмещения обмоток записи и считывания, при выбранных размерах сердечников имеется возможность увеличения в 1,5 раза количества витков в обмотках записи и считывания (в каждой из полуобмоток элементов 4 и 8 памяти), а значит, уменьшения примерно в 1,5 раза тока намагничивания сердечников элементов памяти, за счет увеличения сопротивления ограничительного резистора 7. В результате уменьшается ток потребления триггерного устройства от источника питания в статическом и динамическом режимах его работы.

Таким образом, как следует из описания работы, заявляемое триггерное устройство имеет меньший ток потребления от источника питания.

Испытания лабораторного макета триггерного устройства подтвердили осуществимость и практическую ценность заявляемого устройства.